8–12-lagige Leiterplatten entwickeln: Leitfaden zu Lagenaufbau, Vias und Impedanz

Von: PCBark Technical Team bei Shenzhen Linghangda Technology. Geprüft von unserem Engineering-Team.

Eine Leiterplatte mit 8-12 Lagen ist eine Multilayer-Leiterplatte, die so dicht aufgebaut ist, dass sie über das einfache und kostengünstige Konzept einer 4-Lagen-Leiterplatte hinausgeht. Für einen zuverlässigen Betrieb sind sequenzielle Verpressung, kontrollierte Impedanz sowie Blind- oder vergrabene Vias erforderlich. Dieser Leitfaden zeigt, wann Sie tatsächlich eine Leiterplatte mit so vielen Lagen benötigen, wie sich der Lagenaufbau am besten planen lässt, welche Via-Struktur zu Ihrer Leiterbahndichte passt und was ein Leiterplattenhersteller prüfen kann und sollte, bevor er ein Angebot freigibt. Wenn Sie sich bereits entschieden haben und nur noch einen Fertigungspartner suchen, finden Sie auf unserer Seite zur Leiterplattenfertigung für 8-12 Lagen direkt Informationen zu Fertigungsmöglichkeiten und Angeboten.

Wann benötigen Sie tatsächlich 8, 10 oder 12 Lagen?

Die meisten Entwickler wechseln zu 8 oder mehr Lagen, weil ein Projekt mehr Routingkanäle, Versorgungsebenen oder Spielraum bei EMV und Signalintegrität benötigt, als sich mit 6 Lagen physisch realisieren lässt – nicht, um besonders anspruchsvoll zu wirken. Eine bekannte EMV-Faustregel des Ingenieurs Henry Ott besagt, dass 8 Lagen das Minimum sind, um fünf klassische EMV-Ziele gleichzeitig zu erreichen: eine eigene Masse-Referenz, eine eigene Versorgungsreferenz, genügend Signallagen, kontrollierte Leiterbahnimpedanz und eine durchgehende Abschirmung.

Die drei Hauptgründe für den Wechsel zu einer 8–12-lagigen Leiterplatte. In der Praxis führen drei zentrale Gründe zum Wechsel auf 8 oder mehr Lagen: Die Routingdichte unter einem BGA: Bei vielen BGAs mit hoher Pinzahl ist ein 8-lagiger Lagenaufbau nötig, um die Signale unter dem Bauteil effizient zu routen. Das gilt insbesondere für ein 6-lagiges Design, bei dem sonst der Platz fehlt und zahlreiche kostspielige Vias nötig wären. Zu wenig Platz für eigene Referenzebenen: Designs mit komplexen Hochgeschwindigkeitsbussen oder zahlreichen unabhängigen Spannungsversorgungen benötigen eigene Referenzebenen. Ein 8-lagiger Lagenaufbau bietet genug Platz für getrennte Masse- und Versorgungsreferenzen. Probleme mit der Signalintegrität: Bei Hochgeschwindigkeitsschnittstellen wie DDR4/DDR5 und PCIe Gen4/5 muss der Rückstrom der Leiterbahn unmittelbar unter der Signalleiterbahn fließen. Ein 8-lagiger Lagenaufbau bietet genügend Signal- und Referenzlagen für kontrollierte Impedanz. Beispiele aus der Branche veranschaulichen diese Punkte: Bei einem 8-lagigen Lagenaufbau für ein bidirektionales 6,6 kW-EV-Bordladegerät diente eine ganze Lage als Masse-Rückstromebene, um den magnetischen Fluss in den Versorgungsleiterbahnen zu kompensieren. Ein GaN-Doppelbrückenwandler mit gestapelten Brücken nutzte gezielt einen 8-lagigen Lagenaufbau, um die Kopplung zwischen Primär- und Sekundärwicklung des Transformators zu verbessern und den Wechselstromwiderstand zu senken. Dabei kam 4oz-Kupfer für die Innenlagen und 2oz-Kupfer für die Außenlagen zum Einsatz. Bei der Leiterplattenfertigung für Luft- und Raumfahrt sowie industrielle Steuerungen gilt dasselbe Prinzip: Wenn ein Design mehr getrennte Spannungsversorgungen, komplexe Mixed-Signal-Schaltungen oder mehr BGA- und FPGA-Anschlüsse zum Herausführen aufweist, als sich mit einer geringeren Lagenzahl physisch bewältigen lässt, wird der Lagenaufbau oft aus Notwendigkeit auf 8, 10 oder 12 Lagen erweitert. Diese Fertigungsrealität gilt unabhängig davon, ob Sie einen kundenspezifischen Leiterplattenprototyp oder eine Serienfertigung planen.

Was ist eine 8-lagige Leiterplatte und worin unterscheidet sie sich von einer 12-lagigen?

Eine 8-lagige Leiterplatte ist eine Multilayer-Leiterplatte mit acht leitfähigen Kupferlagen – üblicherweise eine Kombination aus Signallagen und eigenen Masse- oder Versorgungsebenen. Sie bietet genügend Routingkanäle und Referenzebenen für digitale oder Mixed-Signal-Designs mit mittlerer bis hoher Geschwindigkeit. Eine 12-lagige Leiterplatte baut auf demselben Prinzip auf, bietet aber zusätzliche Signallagen und oft weitere, getrennte Versorgungsebenen für verschiedene Spannungsbereiche.

Wie die unten zitierte wissenschaftliche Quelle zur Via-Modellierung erläutert, bietet eine 12-lagige Leiterplatte außerdem mehr Spielraum, um Differenzialpaare zwischen Lagen zu führen, ohne sie auf einer einzelnen Lage einzusperren. „12 ist einfach ein größeres 8“ beschreibt die Sache allerdings nicht vollständig: Eine 12-lagige Leiterplatte kann deutlich mehr unabhängige Hochgeschwindigkeitsnetze und Spannungsbereiche aufnehmen als eine 8-lagige, bevor Konflikte zwischen Via-Pads auf verschiedenen Lagen sowie Masse- und Versorgungsebenen entstehen.

Lagenaufbau für 8-, 10- und 12-lagige Leiterplatten

Das Grundprinzip für den Lagenaufbau von 8- bis 12-lagigen Leiterplatten: Bei jedem praktikablen 8- oder 12-lagigen Lagenaufbau sollte jede Signallage direkt an eine Masseebene oder eine Versorgungsreferenzebene angrenzen. Eine symmetrische Anordnung – bei der Kupferdicke und Prepreg- bzw. Dielektrikum-Abstände zur Mitte des Lagenaufbaus gespiegelt sind – beugt zudem Verzug während der Verpressung vor. Die Entscheidung über die Lagenzahl ist nur der erste Schritt. Anschließend geht es darum, wie die Lagen zusammengefügt werden, statt jede einzelne isoliert zu betrachten. Die Innenlagen leisten die Hauptarbeit. Ein 8-lagiger Lagenaufbau für einen Planartransformator in einem GaN-Leistungswandler verwendet beispielsweise 4 oz Kupfer auf sechs Innenlagen, um dem Skineffekt und dem daraus entstehenden Widerstand entgegenzuwirken, sowie 2 oz Kupfer auf den Ober- und Unterseiten, damit kleinere Leiterbahnabstände möglich sind. Zum Thema EMI veröffentlichte der EMV-Berater und EDN-Autor Kenneth Wyatt ein Beispiel mit 8 Lagen. Darin liegen Masse- und Versorgungsreferenzebenen nur 4 mils auseinander – deutlich näher als die 20-40 mils einer einfachen 4-lagigen Leiterplatte. Entlang der Leiterplattenkante verbinden Vias im Abstand von etwa 1 cm alle Masse-Referenzebenen. Für eine bessere EMI-Kontrolle und weniger Übersprechen zwischen benachbarten Signallagen lässt sich der Abstand auf 1-3 mils verringern. Eine staatlich geförderte, im NSF-Archiv gespeicherte Studie zu einem 12-lagigen Design mit Durchkontaktierungen hebt einen verwandten strukturellen Punkt hervor: Anzahl und Anordnung der Vias gehören zur Planung des Lagenaufbaus und dürfen nicht nachträglich auf eine fertige Architektur gesetzt werden. Denn die Via-Platzierung wirkt sich unmittelbar darauf aus, auf welchen Innenlagen der Rückstrom sauber fließen kann.

Wie dick ist eine 8- oder 12-lagige Leiterplatte?

Einen allgemeingültigen Wert gibt es nicht. Als Richtwert liegt die Dicke 8-lagiger Leiterplatten je nach Kupfergewicht und Dielektrikum zwischen etwa 1,57mm und 2,36mm. Bei 12-lagigen Leiterplatten sind es meist etwa 1,6mm bis 2,4mm. Deshalb unterscheiden sich die Angaben auf Herstellerseiten mitunter um ein oder zwei Zehntelmillimeter.

Eine geringere Dicke bedeutet oft, dass das Dielektrikum dünner ist – und der Aufbau damit in Richtung HDI und Microvias geht. Mehr dazu weiter unten. Wenn Sie vor diesem Leitfaden nach einem Lagenaufbau-Beispiel für 4-lagige, 6-lagige oder 10-lagige Leiterplatten gesucht haben, gilt dieselbe Logik: Bei der Dicke geht es nicht nur darum, „wie dick das Bauteil ist“, sondern auch darum, „wie es tatsächlich aufgebaut wurde“.

Blind, Buried und durchkontaktierte Vias: die passende Struktur auswählen

Orientierungshilfe zur Via-Struktur: Gehen Sie bei einer Multilayer-Leiterplatte zunächst von durchkontaktierten Bohrungen als Standard aus. Wechseln Sie erst dann zu Blind oder Buried Vias, wenn das Routing durch das BGA-Fan-out tatsächlich platzbedingt eingeschränkt ist und sich nicht mit durchkontaktierten Bohrungen lösen lässt, ohne mindestens 2 zusätzliche Lagen hinzuzufügen. Warum? Für jedes Blind oder Buried Via ist ein zusätzlicher Schritt der sequenziellen Verpressung nötig. „Es ist durchaus möglich, eine Leiterplatte so zu gestalten, dass sie sich schlicht nicht fertigen lässt, weil keine Abfolge von Bohrzyklen und sequenziellen Verpressungen alle Durchkontaktierungen erzeugt“, schrieb ein besonders aufschlussreicher Teilnehmer auf Electronics StackExchange bei der Arbeit an einem HDI-Design nach IPC Typ III. Aus der Praxis wird berichtet, dass Blind Vias mit dem Wechsel von 8 auf 10 Lagen häufiger werden. Bei 8 Lagen reichen durchkontaktierte Bohrungen oft völlig aus, denn die Kosten der sequenziellen Verpressung lohnen sich meist erst, wenn bei einer dichten Leiterplatte der Platz für durchkontaktierte Bohrungen knapp wird. IPC-2226A, die Norm für HDI-Designs mit Leiterplattenaufbau, unterteilt diese Entwicklung in die Typen I bis VI: Typ I verwendet nur Durchkontaktierungen, die die Außenlagen verbinden. Typ II ergänzt Buried Vias im Kern. Bei Typ III (zwei oder mehr HDI-Lagen) können Blind und Buried Vias zusammen mit Durchkontaktierungen vorkommen. Ein Bericht zur Zuverlässigkeit von NASA NEPP liefert eine hilfreiche Faustregel dazu, wann dieser Schritt tatsächlich erforderlich ist: Für konventionelle Multilayer-Leiterplatten mit flächenförmigen Gehäusen im Raster von 1,0-1,27mm reichen durchkontaktierte Bohrungen aus; Microvias sind nicht nötig. Erst Gehäuse mit feinerem Raster machen Microvias erforderlich. Das deckt sich gut mit dem weiter unten in diesem Leitfaden genannten Richtwert von etwa 0,8-1,0mm. Dieselben NASA-Daten warnen davor, die Bauweise unnötig zu miniaturisieren: In der Testreihe fielen 2-mil-Microvias (etwa 50µm) nach 100 Temperaturwechseln aus, während größere Via-Strukturen im selben Test intakt blieben. Eine separate Dissertation der University of Maryland zur Zuverlässigkeit ergab, dass ein Microvia mit einem konischen Hohlraum von 16 % nur 1,4 % der Ermüdungslebensdauer eines hohlraumfreien Exemplars erreichte. Bei Microvias gilt also nicht automatisch: je kleiner, desto besser.

Das ist Ihr Aspektverhältnis (AR); es ist der entscheidende Faktor dafür, ob sich eine Bohrung fertigen lässt. Hersteller sind sich jedoch nicht einig, wo genau die tatsächliche AR-Grenze liegt: Quellen, die sich auf IPC-A-600G beziehen, nennen für Buried Vias oft eine Grenze von 1:10, während 1:12 als Sonderausführung gilt. Mindestens ein deutscher Leiterplattenhersteller gibt auf seiner Seite zu Designregeln einen strengeren Wert von 1:8 an. Bei Blind Vias stimmen die Angaben eher überein; Quellen nennen Grenzwerte zwischen 1:1 und dem „Zielwert“ 0.75:1. Raten hilft nicht. Am besten lassen Sie sich die Werte von Ihrem konkreten Hersteller schriftlich bestätigen, denn sie hängen stärker von dessen Fertigungsmöglichkeiten als von einem branchenweit einheitlichen Grenzwert ab.

*Die Grenzwerte für das Aspektverhältnis von Buried Vias unterscheiden sich bei realen Leiterplattenherstellern deutlich (je nach Quelle 1:8 bis 1:12). Betrachten Sie diesen Tabellenwert als Ausgangspunkt für die schriftlichen Spezifikationen Ihres Herstellers, nicht als branchenweit festen Wert.

Kontrollierte Impedanz und Signalintegrität ab 8 Lagen

Sobald eine Leiterplatte DDR4/DDR5, PCIe oder andere Signale im GHz-Bereich führt, ist die Impedanz keine Randnotiz mehr. Sie wird zu einer Spezifikation für den Leiterplattenhersteller, statt zu etwas, von dem man hofft, dass es schon irgendwie funktioniert. Ein Hersteller dokumentierte ein praktisches Beispiel: Für eine 8-lagige Steuerungsleiterplatte mit DDR4/PCIe Gen4/USB 3.0 zielte er auf 50 Ohm unsymmetrisch und 90-100 Ohm differentiell. Bei dieser konkreten Leiterplatte maß er mit TDR (Zeitbereichsreflektometrie) eine Toleranz von ±5 % bei 100 Ohm. Das ist ein hilfreiches Beispiel für das Erreichbare, aber keine Garantie für andere Designs: Die tatsächliche Impedanztoleranz hängt vom konkreten Lagenaufbau und den Prozesskontrollen des Herstellers ab. Für Microvias wird als Impedanztoleranz häufig ±10 % angegeben. Allgemein sollten Sie also mit etwa ±5-10 % rechnen, abhängig von Via-Struktur und Lagenaufbau – ein einzelner allgemeingültiger Wert existiert nicht. Eine veröffentlichte Studie der MIT Power Electronics Research Group zu einem GaN-Doppelbrückenwandler mit gestapelten Brücken liefert ein weiteres Praxisbeispiel: Für ausreichend kontrollierte Kopplung und Wechselstromwiderstand, um die angestrebten Impedanz- und Effizienzziele zu erreichen, verwendeten die Entwickler bewusst einen 8-lagigen Lagenaufbau mit schwererem 4oz-Kupfer auf den Innenlagen. Lagenzahl und Kupfergewicht dienten hier gezielt der Impedanzkontrolle und nicht nur der Routingkapazität.

„Die leichte Asymmetrie im Lagenaufbau, die durch die unterschiedlichen Dicken der Laminate entsteht, … kann ebenfalls zu Verzug im Lagenaufbau führen, wenn dieser nicht ausgewogen ist.“ Unterschiedliche Wärmeausdehnungskoeffizienten (CTE) nicht gleichartiger Dielektrika „können eine unterschiedliche Ausdehnung des Lagenaufbaus verursachen und damit unter Temperaturwechseln zu Fassrissen und Delamination führen.“

Zachariah Peterson, IEEE-Mitglied, in den Designressourcen von Altium

Bei dieser Lagenzahl sind auch andere elektrische Aspekte neben der Impedanz relevant. Allgemeine Designregeln aus IPC-2221, etwa Mindestabstände und Kriechstrecken abhängig von der Spannung sowie die Beständigkeit gegen leitfähige anodische Fäden (CAF), sind für Leiterplatten mit hohen Spannungen und hohen Signalfrequenzen ebenso wichtig – auch wenn sie im Marketingmaterial der Hersteller selten dieselbe Aufmerksamkeit wie die Impedanz erhalten. Sowohl die Wahl des Dielektrikums (Standard-FR4 gegenüber verlustärmerem Epoxid-Glas oder PTFE-basiertem Laminat) als auch das Stromversorgungsdesign (wie viele getrennte Spannungsversorgungen sauber referenziert werden müssen) beeinflussen die kontrollierte Impedanz. Es kommt also nicht nur auf die Leiterbahnbreite an. Bei unseren Bestellungen mit kontrollierter Impedanz ist ein TDR-Prüfbericht standardmäßig und kostenlos enthalten. Er ist keine Zusatzoption, denn ein Lagenaufbau kann auf dem Papier perfekt aussehen und die gewünschte Impedanz trotzdem verfehlen, sobald reale Abweichungen beim Dielektrikum und Ätztoleranzen berücksichtigt werden. Gewissheit gibt nur die Messung des fertigen Produkts.

Sequenzielle Verpressung: Warum 8–12-lagige Leiterplatten mehr kosten und länger brauchen

4-Lagen-Leiterplatten werden im Rahmen eines regulären Leiterplattenfertigungslaufs üblicherweise in einem Durchgang aufgebaut. Eine Leiterplatte mit 8 oder 12 Lagen wird dagegen normalerweise nicht in einem Durchgang gefertigt: Zunächst werden Teilaufbauten aus Innenlagen gebohrt und galvanisiert (z. B. 1-4 und 5-8 bei einer 8-Lagen-Leiterplatte), anschließend werden sie in einem zweiten Durchgang miteinander verpresst. Das ist die Kostenkurve der sequenziellen Verpressung: Die Kosten steigen weniger mit der Lagenzahl als mit der Anzahl der Verpressungszyklen. Viele Leiterplattenhersteller schätzen, dass die Kosten pro Lagenpaar mit jedem zusätzlichen Verpressungszyklus um etwa 30-40 % steigen. Auch das ist lediglich eine Faustregel der Branche, die mit Vorsicht zu betrachten ist. Lassen Sie sich daher von Ihrem ausgewählten Leiterplattenhersteller die tatsächlichen Kosten pro Lage nennen, denn genau diese zusätzlichen Prozesskosten müssen Sie einplanen. Wie bei vielen anderen Prozessen bedeuten zusätzliche Prozessschritte auch eine längere Vorlaufzeit. Eine Faustregel, die ein Leiterplattenhersteller früher anwandte, lautete: drei zusätzliche Arbeitstage pro zusätzlichem Prozessschritt. Ein Verpressungszyklus ist zweifellos ein zusätzlicher Prozessschritt. Entscheidend ist nicht der einzelne Kostenposten, sondern dass ein Leiterplattenhersteller die Anzahl der Verpressungszyklen zu niedrig ansetzt, um den Auftrag zu gewinnen, und dann mitten in der Fertigung feststellt, dass ein versetzter Teilaufbau eine kostspielige Nacharbeit erfordert. Die Fertigungslinie von PCBark archiviert Daten zu Verpressungszyklen und Ausrichtung für jede Charge mindestens fünf Jahre lang. Diese Rückverfolgbarkeit ermöglicht es einem Leiterplattenhersteller, Prozessabweichungen zu erkennen, bevor sie zu einem Feldausfall führen, statt erst danach. Ein Patent zur Prozesschemie von Atotech, einem großen Lieferanten von Materialien für Verpressung und Galvanisierung, unterstreicht denselben Kostentreiber aus Sicht der Materialien: Die bei jedem Zyklus eingesetzte Galvanisierungs- und Verpressungschemie ist selbst eine gezielt entwickelte Kostenvariable und kein feststehender Rohstoffposten.

Die Anzahl der Verpressungszyklen ist jedoch eine Variable der Lagenaufbauplanung und hängt nicht direkt von der Lagenzahl ab: In einem Dokument zu HDI-Designregeln wird darauf hingewiesen, dass eine 10-Lagen-HDI-Leiterplatte möglicherweise mit nur 3 statt 5 Verpressungsschritten gefertigt werden kann, wenn sorgfältig geplant wird, welche Lagen in den einzelnen Teilaufbauten entstehen. Eine Kostenmodellierung von IPC/SMTA (SavanSys Solutions und Ormet circuits) untersuchte außerdem eine „reale Leiterplatte“ für eine mobile Anwendung mit 10 Lagen und eine Serveranwendung mit 28 Lagen und verglich dabei den traditionellen Ansatz mit 5/10 Verpressungsschritten mit dem Z-Interconnect-Ansatz. Bei beiden realen Leiterplatten schnitt der Z-Interconnect-Aufbau hinsichtlich der modellierten Gesamtkosten etwas besser ab als die traditionellen Ansätze mit 5/10 Verpressungsschritten. (Die Autoren weisen darauf hin, dass Gemeinkosten und Gewinnmargen je nach Leiterplattenhersteller stark variieren. Daher sollte das Modell lediglich als allgemeine Veranschaulichung möglicher Kosten betrachtet werden.)

Sequenzieller Aufbau mit 8-12 Lagen oder HDI Any-Layer: Was ist die richtige Wahl?

Es gibt keine Lösung, die immer überlegen ist: Bei HDI fallen für die Blind- und Buried-Vias höhere Kosten pro Lage an, doch dieselbe Leiterbahndichte lässt sich unter Umständen mit weniger Lagen erreichen. Ein aussagekräftiger Vergleich betrachtet deshalb die Kosten der gesamten Leiterplatte statt die Kosten pro Lage. Eine 6-Lagen-HDI-Leiterplatte, die dieselbe Aufgabe erfüllt wie eine sequenziell aufgebaute 10-Lagen-Leiterplatte, kann insgesamt günstiger sein, obwohl die HDI-Fertigung pro Lage mehr kostet.

Auch die Fachliteratur des IEEE zur EMV macht diesen Punkt auf Ebene der einzelnen Lage deutlich: Für Blind- oder Buried-Vias zahlen Sie einen Aufpreis, wenn sich die gewünschte Leiterbahndichte anders nicht erreichen lässt. Ein HDI-Hersteller bringt es auf seiner FAQ-Seite auf den Punkt: Sobald der BGA-Rasterabstand nahe an die Grenze von 0,8mm herankommt, werden die zusätzlichen HDI-Fertigungskosten „durch die geringere Lagenzahl der gesamten Leiterplatte ausgeglichen“.

Wenn Ihr Rasterabstand in diesem Grenzbereich liegt, vergleichen Sie die Kosten am besten in Geldbeträgen, statt automatisch von einem Vorteil für eine der beiden Aufbauarten auszugehen. Lesen Sie vor Ihrer Entscheidung auch den ausführlichen Vergleich HDI- oder Multilayer-Leiterplatte.

Von 4 oder 6 Lagen zum Aufbau mit 8-12 Lagen: Was ändert sich tatsächlich?

Der Wechsel von 6, 4 oder (kaum vorstellbar) 2 Lagen auf eine 8-Lagen-Leiterplatte bedeutet mehr, als einfach weitere gleiche Lagen hinzuzufügen. Im PCB-Blog von JLCPCB erschien kürzlich ein Beitrag, den man sich merken sollte: Beim Wechsel von 4 auf 6 und dann auf 8 oder 10 Lagen und schließlich auf 12 Lagen steigen die Kosten nicht gleichmäßig. Je nach Fertigungsmenge und Lagenzahl können sie sprunghaft ansteigen oder vorübergehend sogar sinken. Mittlere Fertigungsserien mit 6 Lagen können aufgrund eines Missverhältnisses zwischen Fertigungsablauf und Durchsatz teurer sein als Leiterplatten mit 4 oder 8 Lagen. Was unterscheidet Leiterplatten mit 8-12 Lagen technisch von solchen mit 4 oder 6 Lagen? Erforderliche Referenzlagen, standardmäßige sequenzielle Verpressung statt Verpressung in einem Durchgang und die weitverbreitete Verwendung von Blind- und Buried-Vias. Plötzlich wird aus Ihrer Leiterplatte ein „technisch ausgelegter Lagenaufbau“, der sorgfältige Planung erfordert. Der häufigste Fehler beim Übergang zu dieser Lagenzahl ist, dass ein Entwicklungsteam seine DFM-Prüfliste für 4-Lagen-Leiterplatten unverändert auf eine 8- bis 12-Lagen-Leiterplatte überträgt und die Lücke erst bemerkt, wenn eine Charge die elektrische Prüfung nicht besteht. Die IPC-6012-Klasse 2/3 bei der Fertigungsqualität und die 100 %-ige Flying-Probe-Prüfung bei jedem Auftrag von PCBark sollen genau diese Lücke aufdecken, bevor die Leiterplatten den Kunden erreichen, statt erst nach einer Reklamation aus dem Feldeinsatz. Ein Patent zum Multilayer-Leiterplattenaufbau von TTM Technologies, einem der größeren Leiterplattenhersteller, spiegelt dieselbe Realität auf Herstellerebene wider: Die Skalierung eines Aufbaus über wenige Lagen hinaus gilt als eigenständige technische Herausforderung, für die sich ein Patent lohnt, und nicht als einfache Wiederholung des Prozesses für 4 oder 6 Lagen.

Kosten, Vorlaufzeit und die tatsächlichen Preistreiber bei dieser Lagenzahl

Wenn Sie nach Preisen für 8-12-lagige Leiterplatten oder Kostenbenchmarks für 8-12-lagige Leiterplatten suchen, lautet die ehrliche Antwort: Die Kosten pro Leiterplatte variieren je nach Stückzahl und Region stark. Ein Prototyp mit 8 Lagen für Hobbyanwender aus einer ausländischen Leiterplattenfertigung kostet etwa $7 pro Leiterplatte bei einer Vorlaufzeit von 2 Wochen. Ein Auftrag über 10k Stück für eine Leiterplatte mit 10 Lagen kostet in den USA $50 pro Leiterplatte gegenüber $25 in China, wie verschiedene Personen aus der Branche berichten (siehe Electronics StackExchange, Reddit usw.). Leiterplattenhersteller rechnen üblicherweise 0-12 Lagen zu ihren „Standardmöglichkeiten“ und deren üblichen Vorlaufzeiten (zwischen Lieferung am selben Tag und 5 Tagen); bei 8 Lagen dauert es am häufigsten 7-10 Tage, gegenüber 5-7 Tagen bei 6 Lagen und 3-5 Tagen bei 4 Lagen. Lagenzahlen über 12 sowie Aufbauten mit Blind- und/oder vergrabenen Vias für kontrollierte Impedanz werden dagegen meist als kundenspezifische oder fortgeschrittene Fertigung eingestuft und haben Vorlaufzeiten von einem Tag bis zu 4 Wochen. Die wichtigsten Kostenfaktoren sind, grob nach ihrer Größenordnung geordnet: Lagenzahl und Anzahl der Verpressungszyklen, wobei jedes zusätzliche Verpressungspaar die Leiterplattenkosten um etwa ~30-40 % erhöht; die Via-Struktur (Blind und vergrabene Vias erfordern gegenüber einer standardmäßigen durchkontaktierten Bohrung einen zusätzlichen Prozessschritt); das Kupfergewicht und die Stückzahl. Bei einer kleinen Prototypenbestellung muss ein großer Teil der Fixkosten des Leiterplattenherstellers auf jedes einzelne Stück umgelegt werden. Bei großen Stückzahlen entfällt dieser Kostenanteil weitgehend. Deshalb unterscheiden sich die Kosten pro Leiterplatte bei einem schnell gefertigten Hochgeschwindigkeits-Leiterplattenprototyp und einer Produktionsserie von 10.000 Stück mit exakt demselben Lagenaufbau für 8-12 Lagen so stark. Ein kostspieliger Fehler, den wir bei Käufern beobachten, ist, nur den niedrigsten angegebenen Stückpreis zu verfolgen, ohne zu prüfen, ob das Angebot tatsächlich eine elektrische Prüfung von 100 % umfasst oder auf einer Stichprobenprüfung mit verstecktem Risiko beruht. PCBark bietet für Prototypen eine Fertigungszeit von 48-72 Stunden ohne Mindestbestellmenge. Möglich ist das durch die über Jahre entwickelte Prozessdisziplin, nicht durch Einsparungen bei der Prüfung; genau sie hält die Kosten bei dieser Lagenzahl unter Kontrolle. Ein patentiertes Verfahren zum Aufbau von Multilayer-Leiterplatten zeigt, warum: Prozessschritte, die die Anzahl der Verpressungszyklen verringern oder die Via-Bildung vereinfachen, beeinflussen nicht nur die Fertigbarkeit, sondern auch unmittelbar die oben erläuterten Kosten und Vorlaufzeiten.

Was Sie prüfen sollten, bevor Sie sich für einen Leiterplattenhersteller für 8-12 Lagen entscheiden

Das folgende Prüfprotokoll für Leiterplattenhersteller ist die Checkliste, die wir uns beim Einkauf von Leiterplatten gewünscht hätten, nicht beim Verkauf. IPC-6012 (Qualifizierungs- und Leistungsspezifikation für starre Leiterplatten, aktuelle Version Revision F) legt die Mindestwerte für die Kupfergalvanisierung je IPC-Klasse fest: Klasse 1/2 erfordert durchschnittlich 20 Mikrometer bei einem Mindestwert von 18 Mikrometern, während Klasse 3 durchschnittlich 25 Mikrometer bei einem Mindestwert von 20 Mikrometern erfordert.

Fragen Sie unbedingt nach, für welche IPC-Klasse Ihr Leiterplattenhersteller tatsächlich qualifiziert ist. Bitten Sie außerdem um Nachweise zur Schichtdickenprüfung der Galvanisierung, falls das für Ihre Anwendung wichtig ist. Revision F führt auch drei Klassen von Kavitäten ein sowie bei Klasse 3 eine Toleranz für Hohlräume im Restring und in der Via-Wand von 5 % der Hohlraumfläche. Prüfen Sie diesen Wert, falls Ihr Leiterplattenlayout einen anderen Mindestwert für Hohlräume voraussetzt. Mit einer ordnungsgemäß gemäß einer festgelegten Klasse gefertigten Multilayer-Leiterplatte können Sie die Leiterplattentechnologien zweier Hersteller direkt vergleichen, statt sich allein auf ihre Aussagen zu verlassen. Bei einem komplexen Multilayer-Design ist das besonders wichtig, denn die zusätzlichen Kosten eines Fehlers summieren sich über jeden Verpressungszyklus.

Bei unseren eigenen Aufträgen für 8- bis 12-Lagen-Leiterplatten ist dies keine Marketing-Checkliste, sondern unser Standardprozess: Fertigungsqualität gemäß IPC-6012 Klasse 2/3, 100 %-ige elektrische Prüfung mit Flying-Probe-Technik sowie AOI-Prüfung jedes Innenlagenkerns, Röntgenprüfung der BGA-Lötstellen, Querschliff- und Mikroschliffanalyse des Innenlagenkupfers sowie ein TDR-Bericht zur Impedanzprüfung bei Aufträgen mit kontrollierter Impedanz. Die Prozess- und Prüfdaten werden für jede Charge mindestens fünf Jahre lang gespeichert. Wir würden außerdem einen Punkt ergänzen, der bei der Angebotserstellung leicht übersehen wird: Eine Abnahmeprüfung sollte nicht bei „elektrische Prüfung bestanden“ enden. Bei Anwendungen mit höheren Zuverlässigkeitsanforderungen sollten Sie fragen, ob das Qualitätssystem Ihres Leiterplattenherstellers auch die Weitergabe der Konstruktionsprüfungen und die dokumentierte Aufbewahrung von Prüf-Coupons umfasst oder nur die Prüfung der fertigen Leiterplatte. Das ist der Unterschied zwischen dem Erkennen einer Prozessabweichung nach einer einzigen fehlerhaften Charge und erst nach einem Feldausfall. Eine DFM-Analyse vor Beginn der Fertigung ist der kostengünstigste Zeitpunkt, um die meisten dieser Probleme zu erkennen.

Branchenausblick: Wohin sich das Multilayer-Leiterplattendesign entwickelt

Die konkreteste bevorstehende Änderung für Entwickler von 8- bis 12-Lagen-Leiterplatten ist keine Marktwachstumszahl, sondern eine bereits erfolgte Normaktualisierung. IPC-6012 Revision F, veröffentlicht am 28. September 2023, wird im Normenshop von IPC selbst als aktuelle maßgebliche Revision geführt. Einer detaillierten Auslegung der einzelnen Klauseln zufolge, die ein Hersteller von Leiterplatten der Klasse 3 veröffentlicht hat, wurden die Richtwerte für Mindestabstände zwischen Dielektrika angepasst, um dichtere moderne Lagenaufbauten besser abzubilden (für nach dem 2023-12-31 herausgegebene Designs ging der Standardwert von der Größenordnung 90µm in Richtung eines geringeren Werts von ~65µm). Betrachten Sie die genauen Mikrometerwerte als technische Auslegung dieses Herstellers und nicht als Zitat aus der kostenpflichtigen Norm selbst. Prüfen Sie die aktuelle Klausel mit Ihrem Leiterplattenhersteller, bevor Sie Ihr Design danach auslegen. Wenn in Ihrer Designbibliothek oder den Standard-Designregeln Ihres Leiterplattenherstellers noch die Annahmen der früheren Revision E gelten, sollten Sie das jetzt klären, statt bei Ihrem nächsten Auftrag für 8-12 Lagen während der DFM-Analyse eine Verzögerung oder eine abgelehnte Konstruktion zu erleben. Das ist ein vermeidbarer Fehler, keine Überraschung. PCBark berücksichtigt Änderungen an IPC-Revisionen im Rahmen der eigenen DFM-Analyse, denn ein nach veralteten Annahmen entwickeltes Design birgt ein Risiko, das zum denkbar ungünstigsten Zeitpunkt sichtbar wird: nachdem die Werkzeuge bereits in Auftrag gegeben wurden. Die eigenen Versionshinweise von IPC decken bei Revision F ein breiteres Themenspektrum ab: starre Leiterplatten, Multilayer-Leiterplatten mit galvanisierten Durchkontaktierungen, Buried- und Blind-Vias sowie die Zuverlässigkeit von Microvias. Es handelt sich also nicht um eine Nischenänderung, die nur HDI betrifft, sondern auch um eine Änderung für standardmäßige Multilayer-Aufbauten mit durchkontaktierten Bohrungen.

Im größeren Marktkontext, der hier nur eine Richtung andeutet und nicht das Hauptargument trägt, wachsen sowohl der gesamte Leiterplattenmarkt als auch, merklich schneller, speziell das HDI-Segment. Marktforschungsunternehmen wie Grand View Research und Mordor Intelligence schätzten das Wachstum des gesamten Leiterplattenmarkts bis Anfang der 2030er-Jahre auf 4,8-5,8 % CAGR. Für das HDI-Segment wurde ein deutlich höheres Wachstum prognostiziert. In der Praxis bedeutet das, dass sich der oben erläuterte Kostenvergleich zwischen HDI und sequenziellem Aufbau mit der Reifung des Segments voraussichtlich weiter zugunsten von HDI verschieben wird. Auch deshalb sollten Sie den Vergleich für Ihren eigenen Rasterabstand und Ihre Stückzahl tatsächlich durchführen, statt automatisch die Aufbauart zu wählen, auf die sich Ihr bisheriger Leiterplattenhersteller spezialisiert hat. Ein Patent zum Leiterplattenaufbau von DDI Global, einem auf HDI spezialisierten Hersteller, zeigt konkret, in welche Richtung diese Investitionen gehen: Leiterplattenhersteller lassen feinere Rasterabstände und höhere Dichten aktiv durch neue Aufbauverfahren schützen, statt die derzeitigen Lagenaufbauten als endgültigen Entwicklungsstand zu betrachten.

Häufig gestellte Fragen