PCBark ist auf Leiterplattenaufbauten mit 32 bis 42 Lagen ausgelegt und dokumentiert Fertigungsmöglichkeiten ab 32 Lagen mit überprüfbaren Spezifikationen, wie sie nur wenige kommerzielle Leiterplattenhersteller veröffentlichen. Diese Leiterplatten sind für HPC- und KI-Server, 400G/800G-Telekommunikations-Backplanes, Systeme für die Luft- und Raumfahrt und Verteidigung sowie anspruchsvolle Medizin- und Prüfsysteme vorgesehen. Sie stehen am oberen Ende des Leiterplattendesigns mit vielen Lagen, weit jenseits doppelseitiger Leiterplatten und der einfacheren Aufbauten mit 2 bis 32 Lagen, die die meisten Hersteller fertigen.
Bei Leiterplatten mit mehr als 30 Lagen bricht die Ausbeute drastisch ein: Die Branchenerfahrung zeigt einen deutlichen „Ausbeuteeinbruch bei >30 Lagen“, denn schon ein Versatz von 25 µm kann einen Kurzschluss oder eine Unterbrechung verursachen, und jeder zusätzliche Zyklus vervielfacht die Kosten eines Ausschusspaneels. Deshalb ist diese Lagenklasse für Einkäufer eine Herausforderung, und deshalb machen zusätzliche Lagen eine Leiterplatte nicht automatisch besser. Zusätzliche Lagen schaffen Raum für die Leiterbahnführung und die Bezugsebenen; ein schlechter Lagenaufbau mit sechs Lagen bleibt unabhängig von der Lagenzahl schlecht.
Ein Aufbau mit 32–42 Lagen rechtfertigt seine Kosten nur, wenn Pinzahl, Schnittstellenzahl und die Komplexität der Versorgungsspannungen die Möglichkeiten eines Aufbaus mit 16–24 Lagen samt sauberen Rückstrompfaden physisch übersteigen. Das ist die ehrliche Einordnung dieser Lagenklasse. Beim Leiterplatten-Lagenaufbau benötigen die nachfolgend beschriebenen komplexen Designs diese Leiterplattenlagen tatsächlich; viele Projekte, für die sie angefragt werden, brauchen jedoch eher einen passend dimensionierten Aufbau mit 24 Lagen und durchdachter Zuordnung der Versorgungsebenen. Wenn die konstruktiven Anforderungen es tatsächlich verlangen, entscheiden 32–42 Lagen darüber, ob eine Leiterplatte gefertigt werden kann oder neu entwickelt werden muss, und hier geht es um alles andere als gewöhnliche Leiterplatten.
| Konstruktive Anforderung | Was sie erfordert | Wie 32–42 Lagen helfen |
|---|---|---|
| BGA-Fan-out mit 1.500+ Pins | Herausführen der Anschlüsse über viele Signallagen | Eigene Routinglagen zwischen Ebenenpaaren halten die herausgeführten Leiterbahnen kurz und ermöglichen eine kontrollierte Impedanz |
| PCIe 5.0 / DDR5 / 400G–800G-Schnittstellen | Viele differenzielle Leitungspaare mit kontrollierter Impedanz | Eng gekoppelte Stripline-Paare mit benachbarten Masseebenen für durchgängige Rückstrompfade |
| Komplexe Stromversorgung (viele Versorgungsspannungen) | Mehrere Versorgungsebenen mit niedriger Impedanz | Getrennte Versorgungs- und Masseebenen verringern den Spannungsabfall und Resonanzen der Ebenen |
| Begrenzung von EMV-Störungen und Übersprechen | Abschirmende Lagen um störende Signale | Abschirmende Ebenen zwischen Hochgeschwindigkeitssignalgruppen unterdrücken abgestrahlte EMV-Störungen und Übersprechen |
| Extrem hohe Verbindungsdichte | Blind- und vergrabene Vias schaffen Platz | Durch vergrabene Vias verbundene Lagenpaare geben Routingkanäle frei, die sonst von Durchkontaktierungen belegt wären |
| Lagenklasse | Typische Anwendung | Typisches Material | Einsatzbereich dieser Lagenklasse |
|---|---|---|---|
| 2–4L | Unterhaltungselektronik, IoT, einfache Steuerungen | FR-4 | Kostenoptimierte Elektronik in großen Stückzahlen |
| 6–8L | Industriesteuerungen, einfache eingebettete Systeme | FR-4 / FR-4 mit hoher Tg | Ein zusätzliches Ebenenpaar für eine störungsärmere Stromversorgung und Masseführung |
| 10–16L | Netzwerk-Linecards, Kfz-Steuergeräte | Hohe Tg, halogenfrei | Mehrere voneinander entkoppelte Hochgeschwindigkeitsbusse |
| 18–24L | Server, Switches, medizinische Bildgebung | Hochgeschwindigkeitslaminat | Dichtes BGA-Fan-out und viele differenzielle Leitungspaare |
| 32–42L | HPC-/KI-Server-Backplanes, 400G–800G-Telekommunikation, Backbone-Systeme für die Luft- und Raumfahrt | Rogers, Isola, Panasonic Megtron, Hybridaufbau | Sehr hohe Lagenzahl für die Serienfertigung – dokumentierter Bereich von PCBark |
| 50–64L | Spezialisierte Prüfsysteme, Core-Router-Backplanes | Verlustarme Hybridaufbauten | Sehr hohe Verbindungsdichte für Nischenanwendungen in kleinen Stückzahlen |
| 108L | Langjährige Obergrenze bei Halbleiterprüfsystemen | Spezialmaterialien mit geringen Verlusten | Forschungs- und Entwicklungsanwendungen / Prüfadapter für Wafer |
| 124L | OKI-Rekord mit 124 Lagen (2025), HBM-/KI-Waferprüfung, 7,6 mm Dicke | Spezialmaterialien mit geringen Verlusten | Technologische Obergrenze der Branche, keine kommerzielle Fertigung |
| 129L | Theoretischer Rekord von Denso aus 2012 | Forschung | Nur als Referenz für die Obergrenze |
Hier geht es um die Einordnung, nicht um einen Rekord. Die Obergrenze der Branche lag bei 108 Lagen, bis OKI 2025 124 Lagen erreichte, und diese Leiterplatte mit 124 Lagen dient der Prüfung von KI-Halbleitern auf Wafern, nicht dem Einsatz in einem ausgelieferten Produkt. PCBarks Bereich mit 32–42 Lagen liegt dort, wo Leiterplatten mit hoher Lagenzahl tatsächlich kommerziell gefertigt werden: hoch genug, um selbst die dichtesten KI- und Telekommunikationsdesigns für Branchen wie die Luft- und Raumfahrt zu routen, und zugleich mit praktikabler Ausbeute herstellbar. Bei dieser anspruchsvollen Leiterplattenfertigung müssen elektromagnetische Störungen zwischen Hochgeschwindigkeitssignalgruppen durch abschirmende Ebenen begrenzt werden; sie verschwinden nicht von selbst. Einen breiteren Überblick zur Wahl der Lagenzahl bietet unser Bereich für Multilayer-Leiterplatten; wenn die konstruktiven Anforderungen diese Lagenklasse nicht rechtfertigen, sehen Sie sich die Seite für 16–24 Lagen an.
„Zusätzliche Lagen retten keinen grenzwertigen Lagenaufbau. Wir sehen Designs mit 36 Lagen, die sich mit 24 Lagen sauber routen lassen, sobald die Ebenenzuordnung und die Via-Strategie passend ausgelegt sind. Die Lagenzahl muss sich nach den Anforderungen an Rückstrompfade und Verbindungsdichte richten, niemals umgekehrt.“
Diese Tabelle liefert die Messwerte, die Einkäufer tatsächlich brauchen: die nachgewiesenen Fertigungsmöglichkeiten für die Klasse ab 32 Lagen, keine bloße Werbeaussage. Jeder folgende Wert stammt aus PCBarks dokumentierter Übersicht der Fertigungsmöglichkeiten, aus der Spalte „Maximum (32L+)“. Lesen Sie die Werte wie einen Prüfbericht für Testcoupons: Sie zeigen die Grenzen, auf die die Fertigungslinie bei Aufbauten von 32 bis 42 Lagen ausgelegt ist – dort, wo Impedanz- und Prozesskontrolle über die Ausbeute entscheiden.
Für die Glaubwürdigkeit dieser Lagenklasse sind 2 Werte entscheidend: die Passgenauigkeit und die Kupferdicke in den Bohrungen. PCBark dokumentiert eine Passgenauigkeit zwischen den Lagen von ±35 µm. Branchenquellen nennen für Leiterplatten mit mehr als 50 Lagen einen Richtwert von etwa ±5 mil (0,127 mm); die dokumentierten ±35 µm sind damit ungefähr 3,6× enger als dieser häufig genannte Richtwert und unterschreiten auch einen üblichen akzeptierten Wert von ≤50 µm. Bei der Kupferdicke in Bohrungen verlangt IPC-6012 Klasse 3 eine durchschnittliche metallisierte Bohrungswand von ≥25 µm (1.0 mil); die dokumentierten ≥35 µm liegen über diesem Mindestwert für Klasse 3. Diese Reserven helfen einem Aufbau mit hoher Lagenzahl, Temperaturwechsel und Nacharbeiten zu überstehen, statt dass die Bohrungsmetallisierung beim vierten Verpressungsdurchgang reißt.
Wählen Sie die Klasse, die Ihr Design tatsächlich benötigt. Diese Matrix vergleicht konkrete Parameterwerte der drei Fertigungsklassen, damit für eine Leiterplatte mit 24 Lagen kein Fertigungsprozess für 42 Lagen berechnet wird und ein Design mit tatsächlich hoher Lagenzahl in die Klasse gelangt, die seine Toleranzen einhalten kann.
| Parameter | Standard (4–12L) | Best (14–24L) | Maximum (32L+) |
|---|---|---|---|
| Minimale Leiterbahnbreite / minimaler Leiterbahnabstand | 0.10 / 0,10 mm | 0.075 / 0,075 mm | 0.050 / 0,050 mm |
| Kupferdicke in Bohrungen | ≥20 µm | ≥25 µm | ≥35 µm |
| Impedanztoleranz | ±10% | ±8% | ±5% |
| Passgenauigkeit | ±75 µm | ±50 µm | ±35 µm |
| Durchbiegung und Verwindung | ≤0.75% | ≤0.50% | ≤0.30% |
| BGA-Rastermaß | 0,50 mm | 0,40 mm | 0,30 mm |
| Maximale Leiterplattengröße | 400×500 mm | 500×600 mm | 600×1200 mm |
| Oberflächenfinish | HASL-LF, OSP, ENIG | ENIG, ENEPIG, Imm Ag | ENEPIG, Hartgold |
Hohe Lagenzahlen bei Datenraten von mehreren Gigabit begünstigen verlustarme Laminate, wie auch die Patentforschung zu verlustarmen, dünnen Dielektrika zeigt. Die Maximum-Klasse von PCBark unterstützt FR-4 mit hoher Tg, halogenfreie Materialsysteme und verlustarme Materialfamilien von Rogers, Isola und Panasonic Megtron sowie Hybridaufbauten, die ein verlustarmes Dielektrikum auf den Hochgeschwindigkeitssignallagen mit FR-4 an anderer Stelle kombinieren, um die Kosten zu begrenzen. Leiterplatten aus Material mit hoher Tg widerstehen zudem Belastung, Nacharbeit und wiederholtem Reflow-Löten besser – ein oft übersehener Faktor für die Zuverlässigkeit, sobald eine Leiterplatte mit 32–42 Lagen zur Leiterplattenbestückung gelangt. Material, Dielektrizitätskonstante und Dicke des Dielektrikums sind Teil der Impedanzauslegung und keine nachträglichen Details; senden Sie die Zielimpedanz zusammen mit Ihrem Lagenaufbau, damit das CAM-Team sie nach dem Verpressen der Kerne anhand des gewählten Isoliermaterials abstimmen kann. Farbe und Ausführung von Lötstoppmaske und Bestückungsdruck sowie das Oberflächenfinish werden in derselben Phase anhand Ihrer Leiterplattendesign-Datei und Gerber-Dateien bestätigt.
Eine echte Leiterplatte mit 40 Lagen besteht nicht einfach aus 40 übereinandergelegten Lagen mit durchgehenden Vias. Einkäufer betrachten eine Leiterplatte mit hoher Lagenzahl und ausschließlich durchgehenden Vias zu Recht als wenig wertvoll: Die Routingdichte und Signalintegrität, die diese Klasse rechtfertigen, entstehen durch sequenzielle Verpressung sowie Blind- und vergrabene Vias, nicht durch einen einzigen tiefen Stapel Bohrungen. Die Fertigung von Multilayer-Leiterplatten in dieser Klasse unterscheidet sich vom Bau gewöhnlicher Multilayer-Leiterplatten; wer den Fertigungsprozess versteht, kann einen echten Hersteller von einem Werbeversprechen unterscheiden. Im Folgenden zeigen wir, wie PCBark Leiterplatten mit 32–42 Lagen fertigt, und nennen die Anlagen, damit Sie die Angaben schon in der Designphase überprüfen können.
Aufbauten mit 40 Lagen und durchgehenden Vias verschwenden Routingkanäle und hinterlassen Leitungsstummel, was Verbindungsdichte und Signalintegrität beeinträchtigt.
Lange durchgehende Vias blockieren die Leiterbahnführung auf Innenlagen und hinterlassen Stummel, die differenzielle Hochgeschwindigkeitssignale beeinträchtigen.
Sequenzielle Verpressung mit Blind-, vergrabenen und gestapelten Vias gibt Routingkanäle frei und verkürzt die Verbindungswege durch die Lagen.
Eigene Bohranlagen von Schmoll/Tongtai, LDI-Belichtung von Newway und metallografische Schliffbildprüfung jeder Charge mit hoher Lagenzahl.
Dieser konkrete Ablauf ordnet jedem Prozessschritt die eingesetzte Anlage und die Qualitätsprüfung zu, die ihn freigibt. Eine Leiterplatte mit 32–42 Lagen entsteht aus Innenlagenpaketen, die jeweils auf einem Kern aufgebaut und in 4–6 aufeinanderfolgenden Verpressungszyklen miteinander verbunden werden; zwischen den Zyklen werden Blind- und vergrabene Vias gebohrt, metallisiert und mit Kupfer gefüllt. Das hohe Aspektverhältnis solcher Aufbauten – eine dicke Leiterplatte mit kleinen Bohrungen – macht die Steifigkeit des Bohrwerkzeugs und die Präzision der Laser-Direktbelichtung entscheidend für die Ausbeute; deshalb werden bei hoher Verbindungsdichte vermehrt lasergebohrte Blind- und vergrabene Vias eingesetzt, wie die Patentliteratur zur Laserherstellung von Vias beschreibt.
Bei der sequenziellen Verpressung durchlaufen die Innenlagenpakete mehrere Zyklen bei über 260 °C. Die Patentliteratur beschreibt den Fehlermodus unverblümt: Wiederholtes Verpressen bei hoher Temperatur kann Via-Ausfälle beschleunigen und zu „Circuit Swimming“ führen, bei dem sich Leiter und Dielektrikum gegeneinander verschieben. Deshalb erfordert diese Lagenklasse verlustarme Prepregs und Dielektrika mit hoher Tg und hohem Elastizitätsmodul, um dem Passungsversatz über mehrere Zyklen entgegenzuwirken; zugleich halten Blind- und vergrabene Vias, die zwischen den Zyklen entstehen, Aspektverhältnis und Galvanisierung beherrschbar, anders als ein einziger tiefer Aufbau mit durchgehenden Vias. Kupfergefüllte Via-in-Pad-Strukturen ermöglichen das Herausführen von BGA-Anschlüssen mit feinem Rastermaß; durch Rückbohren werden Stummel durchgehender Vias entfernt, die andernfalls Hochgeschwindigkeitssignale über 25 Gbps beeinträchtigen würden.
Diese Fachbegriffe sind keine Dekoration. Microvias, Blind-Vias, vergrabene Vias, Via-in-Pad, Laser-Direktbelichtung, kontrollierte Impedanz, differenzielle Leitungspaare, Übersprechkontrolle, verlustarme Dielektrika, Rückbohren, Aspektverhältnis, Prepreg und die Wahl des Dielektrikums sind die tatsächlichen Stellgrößen bei einem Aufbau mit 32–42 Lagen. Mit diesen Stellgrößen sichern Entwicklungsingenieure und unsere Prozesskontrolle die Herstellbarkeit komplexer Designs. Die Sicht der Entwicklung erläutert unser Leitfaden zum Leiterplatten-Lagenaufbau; die Via-Arten erklärt unser Leitfaden zu Microvias, Blind- und vergrabenen Vias.
Wettbewerber lassen diesen Abschnitt aus. Bei der Beschaffung einer Leiterplatte mit hoher Lagenzahl ist es am schwierigsten, überzeugende Marketingversprechen von tatsächlich nachgewiesenen Fertigungsmöglichkeiten zu unterscheiden, und ein Einkäufer brachte die Kosten einer Fehlentscheidung auf den Punkt: „Die Metallisierung der Durchkontaktierungen war mangelhaft; mein erster Kauf war auch mein letzter. Ich habe kein Geld gespart, sondern nur Geld verloren.“ Erfahrene Beschaffungsexperten sagen klar, wie sich das vermeiden lässt: „Die tatsächlichen Möglichkeiten der Anlagen zählen mehr als geschliffene Marketingaussagen“; prüfen Sie daher die konkreten Grenzen der Maschinen und verlangen Sie Referenzen. Und: „Fordern Sie IPC-6013-Testcoupons, Schliffbildberichte und Protokolle der elektrischen Prüfung für repräsentative Fertigungslose an.“
Die folgende nach Kategorien gegliederte Checkliste setzt genau das in konkrete Schritte um: Gehen Sie sie vor Fertigungsbeginn mit jedem professionellen Leiterplattenlieferanten durch, auch mit uns.
Bei Bohrungen mit hohem Aspektverhältnis und feinen Leiterbahnen zählen die Leistungsgrenzen der Anlagen mehr als Marketingversprechen
Eigene CNC-Bohrmaschinen von Schmoll + Tongtai (~24) und eigene LDI-Anlage von Newway.
Fragen Sie nach: Lassen Sie sich die Bohr- und Belichtungsanlagen sowie deren maximales Aspektverhältnis nennen.
Querschliffe zeigen Passgenauigkeit, Verbindungslinien und die Qualität der Bohrungsmetallisierung, die von außen nicht zu erkennen sind
Metallografische Schliffbildprüfung nach IPC-6012/6013 für Chargen mit hoher Lagenzahl.
Fragen Sie nach: Fordern Sie einen Schliffbildbericht für einen Testcoupon aus einer repräsentativen Charge an.
Bestätigt, dass die kontrollierte Impedanz tatsächlich erreicht und nicht nur vorgegeben wurde
TDR-Impedanzprüfung mit Testcoupons vom Typ Z.
Fragen Sie nach: Fordern Sie die TDR-Daten der Testcoupons samt Toleranzbereich an.
Dünne Bohrungsmetallisierungen reißen bei Temperaturwechseln – ein typischer Ausfall im Einsatz von Leiterplatten mit hoher Lagenzahl
Dokumentierte ≥35 µm, über dem Mindestwert von IPC-6012 Klasse 3.
Fragen Sie nach: Fordern Sie Messwerte zur Kupferdicke in metallisierten Bohrungen an.
Bei sequenzieller Verpressung summieren sich Passungsfehler über die Zyklen
Dokumentierte ±35 µm und ein Passungs-Testcoupon je Charge.
Fragen Sie nach: Fordern Sie das Ergebnis des Passungs-Testcoupons an.
Die Ausbeute im ersten Durchlauf bei Leiterplatten mit hoher Lagenzahl zeigt die tatsächlichen Fertigungsmöglichkeiten
CAM-/DFM-Analyse vor der Fertigung zum Schutz der Ausbeute.
Fragen Sie nach: Fordern Sie Angaben zur typischen Ausbeute im ersten Durchlauf und Kundenreferenzen an.
Klasse 2 und Klasse 3 legen fest, welche Hohlräume, Füllgrade und Restringe zulässig sind
Leiterplatten werden gemäß Vorgabe nach IPC-A-600 / IPC-6012 Klasse 2 oder 3 gefertigt.
Fragen Sie nach: Lassen Sie sich die IPC-Klasse und den Abnahmestandard schriftlich bestätigen.
Stellen Sie diese sieben Fragen bei jeder Angebotsanfrage, und die Auswahl wird schnell kleiner. Ein Hersteller, der einen Schliffbild-Testcoupon, TDR-Daten, Passungsergebnisse und eine Erklärung zur IPC-Klasse liefert, weist seine Fertigungsmöglichkeiten nach; wer nur mit Adjektiven antwortet, verkauft ein Werbeversprechen. Wie solche Leiterplatten-Testcoupons hergestellt und ausgewertet werden, ist selbst dokumentierte Branchenpraxis. Weil sich Passungsfehler bei der sequenziellen Fertigung mit hoher Lagenzahl bei jedem Schritt summieren, sind Testcoupon-Ergebnisse keine bloße Dokumentation, sondern der einzige ehrliche Nachweis dafür, dass eine Leiterplatte mit 32–42 Lagen innerhalb der Toleranzen gefertigt wurde; denselben Maßstab legt PCBark an, bevor eine Charge mit hoher Lagenzahl ausgeliefert wird.
Vertrauen in eine Leiterplatte mit hoher Lagenzahl entsteht durch überprüfbare Nachweise – Schliffbildberichte, TDR-Daten und Testcoupon-Ergebnisse –, nicht durch den Fertigungsort. Eine wiederkehrende Sorge von Einkäufern ist die versteckte Fremdvergabe: Ein Lieferant gibt die komplexe Fertigung mit hoher Lagenzahl stillschweigend an einen Unterauftragnehmer weiter. PCBark fertigt den Bereich mit 32–42 Lagen auf der eigenen Linie in Huizhou, in derselben Fabrik und auf derselben Linie; die nachstehend genannten Anlagen, Qualitätsprüfungen und Zertifizierungen beziehen sich daher auf das Werk, das Ihre Leiterplatte tatsächlich herstellt.
Leiterplatten werden entsprechend den Vorgaben des Designs nach den Verarbeitungskriterien von IPC-A-600 und IPC-6012 Klasse 2 oder Klasse 3 gefertigt; diese projektbezogenen Abnahmestandards gelten im Rahmen der Qualitätskontrolle für die gesamte Leiterplattenfertigung, und der Prüfumfang dieser Standards für IPC-Klasse 3 ist ausführlich veröffentlicht. Unsere Prüfverfahren liefern für jede Charge mit hoher Lagenzahl die Nachweise:
Leiterplatten mit hoher Lagenzahl verziehen sich, wenn die Kupferverteilung im Lagenaufbau unausgewogen ist; deshalb wird ein symmetrischer Kupferaufbau angestrebt, um Durchbiegung und Verwindung innerhalb der dokumentierten Grenze von ≤0,30 % zu halten. Die Schliffbildprüfung weist dann für jede Charge nach, ob Passgenauigkeit und Bohrungsmetallisierung tatsächlich den Vorgaben des Lagenaufbaus entsprechen. IPC-6012 Klasse 3 verlangt einen Füllgrad der Bohrungswand von ≥75 % und begrenzt einzelne Fehlstellen in der Metallisierung auf ≤5 % der Bohrungslänge; diese Grenzwerte bestätigt ein Querschliff-Testcoupon unmittelbar und nicht bloß eine Behauptung.
Statt einen Preis zu veröffentlichen, der ohne Ihren Lagenaufbau nicht stimmen kann, zeigen wir Ihnen, welche Faktoren das Angebot für eine Leiterplatte mit 32–42 Lagen beeinflussen und in welche Richtung sie die Kosten treiben. Senden Sie uns Ihr Design, um einen konkreten Preis zu erhalten.
Jedes zusätzliche Lagenpaar erhöht den Materialbedarf, den Aufwand für die Verpressung und das Ausschussrisiko; ab etwa 30 Lagen steigen die Kosten überproportional
Lagenaufbauten mit Megtron/Rogers kosten ein Vielfaches der FR-4-Basisvariante; hybride Lagenaufbauten können den Kostenanstieg begrenzen
4–6 Zyklen statt eines einzigen Pressvorgangs — jeder Zyklus erhöht Prozessdauer und Kosten
Erfordert einen zusätzlichen Bohrschritt mit kontrollierter Tiefe; bei mehr als etwa 25 Gbps nötig
Eine dicke Leiterplatte mit kleinen Bohrungen stellt hohe Anforderungen an die Galvanisierung; ein höheres Aspektverhältnis erhöht Kosten und Ausschussrisiko
Jede Via-Art erfordert zwischen den Verpressungen zusätzliche Bohr-, Galvanisierungs- und Füllzyklen
TDR-Prüfkupons, Mikroschliffe und Zuverlässigkeitsprüfungen erhöhen die Prüfkosten — und helfen, erneute Designrunden zu vermeiden
Bewerten Sie Materialkombinationen für den Lagenaufbau und stimmen Sie die Kerndicken bei Designs mit besonders hoher Packungsdichte aufeinander ab.
Berechnen Sie das maximale Verhältnis von Bohrtiefe zu Bohrungsdurchmesser, um eine zuverlässige Kupfergalvanisierung in dicken Backplanes sicherzustellen.
Ein gründlicher Prüfrahmen vor Produktionsbeginn, um Fertigungstoleranzen und die Zuverlässigkeit der Fertigungsausbeute zu überprüfen.
Nein, bei den meisten Leiterplattenherstellern liegt die Obergrenze deutlich darunter. Prüfen Sie die Bohr- und Belichtungsanlagen und verlangen Sie einen Mikroschliffbericht für einen Prüfkupon, bevor Sie einer Werbeaussage wie “bis zu 40+ Lagen” vertrauen.
Achten Sie auf ISO 9001 für Qualitätsmanagement, ISO 14001 für Umweltmanagement und IATF 16949 für Prozessdisziplin nach Anforderungen der Automobilindustrie sowie auf die Einhaltung von UL, RoHS, CE und REACH. Ebenso wichtig ist, dass die Leiterplatten nach IPC-A-600 und IPC-6012 gemäß IPC-Klasse 2 oder IPC-Klasse 3 gefertigt werden und die Abnahmekriterien der Klasse schriftlich festgehalten sind. Ein Zertifikat belegt, dass ein Managementsystem besteht; es belegt nicht, dass Ihr konkretes Fertigungslos mit hoher Lagenzahl die Klasse erfüllt. Prüfnachweise anhand von Prüfkupons, einem Mikroschliffquerschnitt, einem TDR-Ergebnis und einem Registrierungsprüfkupon sind wichtiger als die Anzahl der Zertifikate. Fordern Sie beides an.
Der Preis hängt von der Lagenzahl, verlustarmen Materialien, der Zahl der Verpressungszyklen, Blind-Vias und vergrabenen Vias, dem Rückbohren, dem Aspektverhältnis und dem Prüfumfang ab. Branchenquellen veranschlagen eine Leiterplatte mit 32 Lagen grob auf etwa das 12–18-Fache einer Leiterplatte mit 2 Lagen. Ein genauer Preis lässt sich nur anhand Ihres Lagenaufbaus ermitteln; fordern Sie mit Gerber-Daten und Impedanzvorgaben ein Angebot an.
Die Vorlaufzeit hängt von der Zahl der Verpressungszyklen und der Komplexität der Vias ab; ein Aufbau mit 4 bis 6 Zyklen dauert länger als eine Leiterplatte mit einem einzigen Pressvorgang. Eine DFM-Analyse im Vorfeld verhindert erneute Designrunden, die Zeitpläne durcheinanderbringen. Senden Sie uns Ihr Design, damit wir Ihnen einen Zeitplan für Ihren Lagenaufbau nennen können.
Die Innenlagen werden per Laser-Direktbelichtung strukturiert und anschließend in 4–6 sequenziellen Verpressungszyklen miteinander verbunden. Blind-Vias und vergrabene Vias werden zwischen den Zyklen gebohrt, galvanisiert und mit Kupfer gefüllt; Durchkontaktierungen mit hohem Aspektverhältnis werden auf CNC-Bohranlagen gebohrt und auf ≥35 µm galvanisiert. Durch Rückbohren werden Via-Stubs entfernt; Mikroschliffe und TDR bestätigen die Lagenregistrierung und Impedanz.
Eine auf ±5 % eingehaltene kontrollierte Impedanz, eng gekoppelte differentielle Leiterbahnpaare mit benachbarten Masseflächen, rückgebohrte Via-Stubs und verlustarme Dielektrika sichern die Signalintegrität und begrenzen das Übersprechen. Die Zuverlässigkeit beruht auf ≥35 µm Kupfer in den Bohrungen, höchstens ≤0,30 % Durchbiegung und Verwindung, symmetrischen Lagenaufbauten sowie einer losweisen Prüfung durch Mikroschliffe und TDR-Prüfkupons; all dies schützt die Leistungsfähigkeit der Leiterplatte, sobald sie in Systemen für die Luft- und Raumfahrt und anderen Geräten mit hohen Zuverlässigkeitsanforderungen eingesetzt wird.
OKI Circuit Technology kündigte 2025 eine Leiterplatte mit 124 Lagen an, die die langjährige Branchengrenze von 108 Lagen übertraf und dabei die Standarddicke von 7,6 mm beibehielt; entwickelt wurde sie für Wafer-Testgeräte für KI-Halbleiter. Zuvor hatte Denso 2012 einen theoretischen Rekord von 129 Lagen gemeldet. Diese Zahlen beziehen sich auf Forschung und Prüfvorrichtungen, nicht auf Leiterplatten, die Sie in einem Produkt ausliefern würden. Die kommerzielle Fertigung von Leiterplatten mit besonders hoher Lagenzahl — Leiterplatten, die bei produktionsfähiger Ausbeute tatsächlich in HPC-, Telekommunikations- und Luft- und Raumfahrtsystemen eingesetzt werden — liegt im Bereich von 32 bis 42 Lagen, genau dort, wo die dokumentierten Fähigkeiten von PCBark liegen.
High-Tg-FR-4, halogenfreie Materialsysteme und verlustarme Laminate von Rogers, Isola und Panasonic Megtron, häufig in hybriden Lagenaufbauten, bei denen verlustarme Dielektrika zur Kostenkontrolle nur für die Hochgeschwindigkeits-Signallagen verwendet werden.
Die Kernkompetenz von PCBark ist die hauseigene Leiterplattenfertigung mit hoher Lagenzahl; für die optionale Bestückung stehen PCBA-Anlagen zur Verfügung, unter anderem für die Bauteilplatzierung von BGAs, das Reflow-Löten und die Röntgenprüfung von BGA-Lötstellen. Besprechen Sie bei einer hochwertigen Leiterplatte mit hoher Lagenzahl den Bestückungsumfang bereits bei der Angebotsanfrage, damit DFM-Analyse und Prüfumfang zusammen mit der Fertigung geplant werden können.
