32-42-lagige Leiterplatte entwickeln: Lagenaufbau, Vias und Signalintegrität

Eine 32-42-lagige Leiterplatte ist eine Multilayer-Leiterplatte mit extrem hoher Lagenzahl. Sie kommt bei Anwendungen zum Einsatz, bei denen 16-24 Lagen nicht ausreichen, um die erforderliche Signaldichte zu routen – etwa bei Backplanes für HPC-/KI-Server, 400G-800G-Telekommunikations-Linecards und Luft- und Raumfahrt- sowie Verteidigungssystemen. In diesem Bereich sind sequenzielle Verpressung, eine Strategie für Blind- und vergrabene Vias sowie eine präzise kontrollierte Impedanz erforderlich. Für ein Design, das diese Lagenzahl nicht benötigt, ist sie nicht automatisch die bessere Wahl.

Dieser Leitfaden richtet sich an Entwicklungsingenieure, nicht an Einkäufer. Wenn Sie einen Leiterplattenhersteller suchen und wissen möchten, wie Sie dessen Anlagen, Zertifizierungen und Preise prüfen, ist das eine andere Aufgabe als das Design des Leiterplattenaufbaus. Hier geht es um die Planung des Lagenaufbaus, das Via-Design und die Entscheidungen zur Signalintegrität, die anstehen, bevor Sie eine Gerber-Datei zur Fertigung freigeben.

Was ist eine 32-42-lagige Leiterplatte und wo wird sie tatsächlich eingesetzt?

Eine Leiterplatte mit 32-42 einzelnen Kupferlagen, die durch Dielektrikum zwischen den Lagen miteinander verbunden sind, wird als 32-42-lagige Leiterplatte bezeichnet. Sie bildet die höchste Kategorie unter den Multilayer-Leiterplatten und liegt weit über den 4-16 Lagen der Unterhaltungselektronik und den 16-24 Lagen, die bei Netzwerk-Linecards und industriellen Steuerungen üblich sind.

Die Anwendungen lassen sich in 4 Hauptkategorien einteilen: Backplanes für Serverplatinen im Hochleistungsrechnen (HPC) und KI-Beschleuniger, die für mehrere HBM-Speicherschnittstellen und Chip-zu-Chip-Verbindungen eine extrem hohe Leiterbahndichte erfordern; Linecards für 400G/800G-Telekommunikations-Switches und -Router mit mehreren 112 Gbps PAM4-SerDes-Kanälen; Systeme für Luft- und Raumfahrt sowie Verteidigung – etwa die in NASA’s eigenem Leitfaden für Hochgeschwindigkeits-Leiterplattendesign behandelten Radar-Signalverarbeitungsplatinen und Avionikcomputer; sowie moderne medizinische Bildgebungsgeräte, zum Beispiel Datenerfassungssysteme für CT und MRT. Gemeinsam ist diesen Anwendungen nicht einfach ein allgemeiner Bedarf an mehr Lagen, sondern eine bestimmte Kombination von Faktoren: BGA-Gehäuse mit sehr hoher Anschlusszahl (typischerweise 1.500+ Pins), mehrere Hochgeschwindigkeits-Differenzialschnittstellen, die jeweils eine eigene Referenzlage benötigen, und ein Stromversorgungssystem mit mehr unabhängigen Versorgungsspannungen, als sich in einem Lagenaufbau mit weniger Lagen sauber unterbringen lassen.

Diese Disziplin beim Lagenaufbau ist unabhängig von der Anwendung wichtig – ob für eine HPC-/KI-Backplane, Telekommunikationsinfrastruktur oder Systeme für die Luft- und Raumfahrt. Was sich ändert, ist der Aufwand für die Qualifizierung, nicht die grundlegende Physik des Lagenregisters oder das Verbinden von Kupferfolien und Dielektrikum unter Hitze und Druck. Bevor sie ein vollständiges Design mit 32-42 Lagen festlegen, lassen viele Entwicklungsteams zunächst Leiterplattenprototypen mit einer geringeren Lagenzahl fertigen. So können sie sowohl den Schaltplan validieren als auch prüfen, ob die angegebenen Fähigkeiten eines potenziellen Leiterplattenherstellers bei Stromverteilung und Prozesskontrolle tatsächlich den Datenblattangaben entsprechen. Präzise Fertigungsfähigkeiten lassen sich leicht behaupten, aber ohne eine gefertigte Leiterplatte schwer überprüfen.

Benötigen Sie tatsächlich 32-42 Lagen? Die 3-Fragen-Schwelle für die erforderliche Lagenzahl

Die 3-Fragen-Schwelle für die erforderliche Lagenzahl dient als Filter: Überschreitet allein die Anzahl der BGA-Pins, der Differenzialschnittstellen oder der unabhängigen Versorgungsspannungen das, was ein Lagenaufbau mit 16-24 Lagen bei einer sauberen Referenzlage für jede Signallage ermöglicht? Wenn alle drei Fragen mit „Nein“ beantwortet werden können, ist eine passend dimensionierte Leiterplatte mit weniger Lagen bei Kosten, Zeitplan und – vielleicht kontraintuitiv – Zuverlässigkeit einer überdimensionierten 32-42-lagigen Leiterplatte überlegen, da jeder zusätzliche Verpressungsschritt ein Risiko für Passerverschiebungen birgt.

2 unabhängige Leiterplattenhersteller bestätigen diese grundlegende Gefahr, ohne sich dazu miteinander abgestimmt zu haben. Einer merkt an: „Wenn die Lagenzahl über 30 steigt, kann die Ausbeute deutlich sinken und die Gesamtkosten steigen.“ Das sind die unverblümten Worte eines Geschäftsmanns, der seinen Lebensunterhalt mit der Leiterplattenfertigung verdient – keine Werbeaussage eines Anbieters. Eine separate Studie zur Registergenauigkeit der Missouri University of Science and Technology hält fest: „Ein schlechtes Lagenregister bei Leiterplatten mit vielen Lagen … kann zu Kurzschlüssen auf Innenlagen, einer Verringerung des Restrings, Via-Ausbrüchen, Impedanzabweichungen und Ausbeuteverlusten führen.“ Es handelt sich um dieselbe Reihe von Fehlern, nur anders beschrieben: Schon eine Abweichung von einigen Dutzend Mikrometern kann genügen.

Das heißt nicht, dass Sie diese Kategorie meiden sollten, wenn Sie sie unbedingt benötigen. Es bedeutet lediglich, dass Sie sich vor einer Festlegung alle 3 Fragen stellen sollten. Ein Praxisbeispiel aus dem Alltag eines Entwicklungsingenieurs zeigt, wie das aussehen kann: Ein Entwickler berichtete, dass seine Leiterplatte anfangs 2 Lagen hatte und über die Produktlaufzeit von einigen Jahren auf 14 Lagen anwuchs. Im selben Zeitraum verfolgte er auch die Entwicklung der Geschwindigkeit von 6MHz auf 133MHz und die Verringerung der Leiterbahnbreite von 12 mil auf 4 mil. Der Bedarf an zusätzlichen Lagen wurde also im Lauf der Zeit berücksichtigt, statt von Anfang an eine zu hohe Lagenzahl zu wählen. Die Kostenkurven folgen einem ähnlichen exponentiellen Verlauf: Öffentlich verfügbare Fertigungsdaten legen nahe, dass eine 32-lagige Leiterplatte zwischen dem 12- und 18-Fachen einer einfachen 2-lagigen Leiterplatte kosten kann. Das ist eine grobe Größenordnung, kein tatsächliches Angebot – ein konkretes Angebot hängt von Ihrem Lagenaufbau ab. Bei mehr als etwa 30 Lagen steigen die Kosten weiter an, unter anderem wegen der Kosten für verlustarme Materialien und der Zahl der Verpressungen.

Lagenaufbau planen: Zuordnung der Referenzlagenpaare und Symmetrie

Sobald die Prüfung des Bedarfs diese Lagenzahl bestätigt, beginnt die Planung des Lagenaufbaus mit der Zuordnung der Referenzlagenpaare, nicht mit der Gesamtzahl der Lagen. Dabei gilt dasselbe Prinzip der benachbarten Referenzlage wie in NASA’s Leitfaden für Hochgeschwindigkeits-Leiterplattendesign. Jede Signallage benötigt eine benachbarte Referenzlage. Eine Referenzlage, die mehr als 2 Lagen entfernt ist, gewährleistet keine gute Signalintegrität und kann dazu führen, dass die Leiterplatte EMV-Prüfungen nicht besteht – unabhängig von ihrer Gesamtlagenzahl. Bei der Planung werden üblicherweise zunächst Versorgungslagenpaare und Masseflächen neben den Signallagen mit der höchsten Geschwindigkeit angeordnet. Anschließend werden die übrigen Signallagen zwischen diesen Paaren verteilt, sodass jede Signallage höchstens 1 Lage von ihrer Referenzlage entfernt ist. Zum Schluss werden Signale mit geringerer Geschwindigkeit und zusätzliche Versorgungslagen den verbleibenden Lagen zugeordnet.

Ihre Toleranzen sollten sich nach dem Registertoleranz-Richtwert richten: In einem offiziellen Dokument zu Prozessfähigkeiten eines Leiterplattenherstellers ist ein Lagenregister von nur ±35µm angegeben. Vergleichen Sie diesen Wert, wenn Sie einen Hersteller nach „enger Toleranz“ fragen. Eine konkret dokumentierte Toleranz von ±35µm ist deutlich enger als die Faustregel von 5 mil (0,127mm), die viele bei Leiterplatten mit 50 Lagen oder mehr anwenden. Auch diese Angabe ist allerdings eine branchenübliche Faustregel und kein unabhängig standardisierter Richtwert. Betrachten Sie ±35µm daher als Wert, den Sie beim jeweiligen Hersteller überprüfen sollten, nicht als Vergleichsmaßstab. Jeder weitere Verpressungszyklus verringert schrittweise einen Teil der verfügbaren Toleranz. Eine gleichmäßige Kupferverteilung ist deshalb neben der Lagenzahl wichtig. Ungleichmäßige Kupferverteilung führt beim Heißpressen zu unterschiedlicher Ausdehnung und dadurch zu Verzug. So kann sich die Leiterplatte verformen, was sich unter Umständen erst nach der Bestückung zeigt.

Wenn Sie den Lagenaufbau schon zu Beginn falsch festlegen, begehen Sie laut einem Designleitfaden eines EDA-Anbieters für Entwicklungsingenieure „einen der häufigsten Fehler, die zu Fertigungsausfällen und Ausschuss führen“. Eine Korrektur in der Software ist deutlich günstiger als eine Überarbeitung nach dem ersten Fertigungslauf.

HDI-Vias: Das Spektrum der Via-Strategien

Blind Vias, vergrabene Vias und Vias im Pad dienen alle demselben Zweck: Sie überwinden eine zentrale Herausforderung. Bei Leiterplatten, die nur Durchkontaktierungen haben, werden Routing-Ressourcen auf nicht genutzten Lagen unnötig verbraucht, weil die Vias durch die gesamte Leiterplatte verlaufen. In Foren herrscht unter Entwicklungsingenieuren allgemein Einigkeit darüber, dass Blind Vias und vergrabene Vias nur dann nötig sind, wenn Bauteildichte und verfügbarer Platz es erfordern – sie sollten nicht standardmäßig eingesetzt werden. Im Spektrum der Via-Strategien ist die Durchkontaktierung von oben nach unten betrachtet die günstigste Option, verursacht aber die größten Routing-Einschränkungen. Ein Blind Via verbindet eine Außenlage mit einer oder mehreren Innenlagen. Ein vergrabenes Via verbindet ausschließlich Innenlagen. Ein Via im Pad mit Kupferfüllung kann das Routing bei eng angeordneten BGA-Pads erleichtern. Der in US9711441B2 erteilte Patentansatz mit verkleinertem PTH-Pad für Routing im Kern ist ein dokumentiertes Beispiel dafür, wie dieser Zielkonflikt technisch gelöst werden kann.

Was sind Blind Vias und vergrabene Vias auf einer Leiterplatte?

Blind Vias reichen von einer Außenlage zu einer oder mehreren Innenlagen, ohne die gesamte Leiterplatte zu durchdringen. Vergrabene Vias verbinden 2 oder mehr Innenlagen, ohne eine Außenlage zu berühren. Beide schaffen zusätzliche Leiterbahnpfade, die über die durchlaufenen Lagen sonst nicht verfügbar wären. Ein solches Problem entsteht beispielsweise bei einem BGA mit hoher Pinzahl, wenn eine Durchkontaktierung das Fan-out-Routing begrenzt.

Bevor Sie einen Via-Typ festlegen, sollten Sie zunächst das Aspektverhältnis berechnen. Das Aspektverhältnis ist die Bohrtiefe geteilt durch den fertigen Lochdurchmesser. Bei einer Leiterplatte mit einer Dicke von 3mm und einem mechanischen Bohrwerkzeug mit 0,10mm Durchmesser ergibt sich unter Verwendung der dokumentierten Mindestwerte für die typische „32-42-Lagen-Fertigung“ (ein mechanisches Loch mit 0,10mm Durchmesser und ein Laser-Via mit 0,050mm Durchmesser) ein Aspektverhältnis von 3.0mm/0.10mm = 30:1. Damit werden die Grenzen für eine zuverlässige Galvanisierung mechanischer Bohrungen bereits stark beansprucht. Mit einem Laser-Microvia mit 0,050mm Durchmesser lässt sich in einem vergleichbaren 3mm dicken Abschnitt dieselbe Bohrtiefe nicht ohne ein extrem ungünstiges Aspektverhältnis erreichen, da das Microvia nicht den gesamten Lagenaufbau durchdringt – genau deshalb wird mit einem Aufbau aus Blind und Buried Vias statt mit einer einzelnen langen Durchkontaktierung gearbeitet. Berechnen Sie diesen Wert anhand der Dicke Ihres Lagenaufbaus und der Mindestlochgröße, bevor Sie sich auf eine Strategie festlegen.

Nicht alle Vias sind gleich zuverlässig – ein Aspekt, der bei rein routingbezogenen Diskussionen oft übersehen wird. Untersuchungen mit gestapelten Microvias zeigten, dass der 2-stufige Aufbau bei den verwendeten Prüfmustern in thermischen Zyklen bis zum Ausfall ungefähr 20-mal zuverlässiger war als der 4-stufige Aufbau. Das bedeutet nicht, dass bei manchen Designs kein höherer Aufbau erforderlich ist – die „Anzahl der Ebenen gestapelter Microvias“ ist jedoch eine eigenständige Zuverlässigkeitsvariable und nicht allein durch „Blind Via vs. Buried Via vs. Via-in-Pad“ bestimmt. Deshalb sollten Sie den Leiterplattenhersteller nach Prüfdaten zu gestapelten Vias fragen.

Ein weiterer Aspekt jenseits des Routings: Eine Studie von 2023 zur Übertragung von 112 Gbps PAM4-Signalen bestätigte, dass selbst PTH-Durchkontaktierungen bei dieser Geschwindigkeit geeignet sind, sofern der Via-Aufbau und die Galvanisierung des Leiterplattenherstellers unabhängig geprüft wurden. Als dieselben Tests jedoch auf den Fertigungslinien eines anderen Herstellers wiederholt wurden, verringerte sich die Via-Bandbreite. Die Schlussfolgerung lautet also nicht: „PTHs sind gut, warum lesen Sie das überhaupt – bleiben Sie einfach dabei.“ Der auf dem Datenblatt angegebene Via-Typ ist nur die eine Hälfte der Gleichung. Die Leistungsfähigkeit des Leiterplattenherstellers muss nachgewiesen und darf nicht einfach vorausgesetzt werden.

Signalintegrität und Impedanzkontrolle bei 25+ Gbps

Kontrollierte Impedanz: Jedes Signal, das über eine Leiterbahn übertragen wird, breitet sich auf einer Übertragungsleitung aus und nicht auf einem einfachen Draht. Eine Unterbrechung oder Änderung entlang dieser Übertragungsleitung (z. B. durch ein Via, einen Lagenwechsel oder einen Steckverbinder) reflektiert einen Teil des Signals zurück zur Quelle. Bei niedrigen Frequenzen klingen diese Reflexionen ab, bevor sie Probleme verursachen. Bei Geschwindigkeiten von mehr als etwa 25 Gbps ist das Bitintervall jedoch so kurz, dass das reflektierte Signal am Empfänger eintrifft, während bereits das nächste Bit abgetastet wird. Dadurch schließt sich das Augendiagramm. Das ist der grundlegende Grund für 2 Konstruktionsregeln, die bei jedem Lagenaufbau mit 32-42 Lagen gelten: eine Toleranz für die kontrollierte Impedanz und Backdrilling.

Ein dokumentiertes Datenblatt zu den Prozessfähigkeiten bei der Fertigung von 32-42 Lagen gibt für die höchste Fertigungskategorie eine Toleranz der kontrollierten Impedanz von 5 % an. Das ist enger als die bei 4-12 Lagen übliche Toleranz von 10 %. Bei einem eng tolerierten Differenzialpaar muss die Impedanz beider Leiter exakt übereinstimmen, um Modenkonversion zu verhindern. Dabei entweicht Energie aus dem Differenzialmodus und wird zu einem Gleichtaktsignal, das elektromagnetische Störungen (EMI) abstrahlt. Beim Backdrilling wird der nicht benötigte Teil einer Durchkontaktierung entfernt, nachdem sie die erforderlichen Innenlagen verbunden hat. Bei Frequenzen über 25 Gbps wird der ungenutzte Via-Abschnitt oberhalb des Verbindungspunkts zu einer Stummelantenne, die bei einer relevanten Frequenz resoniert. Daher ist Backdrilling bei mehr als etwa 25 Gbps keine optionale Maßnahme. Damit die Simulation die Materialeigenschaften korrekt berücksichtigt, muss die komplexe Permittivität über das Signalspektrum präzise gemessen werden. Auch der Technische Hinweis von NIST zur Messung dielektrischer Eigenschaften hält fest, dass diese Messung für eine präzise Analyse erforderlich ist: „Eine präzise Messung der komplexen Permittivität … kann die Analyse von Leiterbahnen auf Leiterplatten hinsichtlich ihrer Eignung zur Übertragung von Signalen mit minimaler Signalverzerrung und Übersprechen erheblich beeinflussen.“

Was besagt die 3-W-Regel beim Leiterplattendesign?

Die 3-W-Regel besagt, dass der Leiterbahnabstand (S) auf einem dicht bestückten Multilayer-Lagenaufbau mindestens das 3-Fache der Leiterbahnbreite (W) betragen sollte, gemessen von Kante zu Kante. Ein zu geringer Abstand verstärkt die Kopplung zwischen benachbarten Leiterbahnen; ein zu großer Abstand verschwendet die begrenzte Leiterplattenfläche.

Auf einer Leiterplatte mit 32-42 Lagen stehen durch hochdichte BGAs (Ball-Grid-Arrays) meist nur begrenzt Leiterplattenfläche und Platz im Lagenaufbau zur Verfügung. Daher wird die 3-W-Regel zugunsten einer höheren Routing-Dichte häufig nicht eingehalten. Umso wichtiger ist es, die Lagen gezielt für Differenzialpaare zuzuordnen und Hochgeschwindigkeits-Differenzialpaare auf wenige dafür vorgesehene Lagen zu beschränken.

Was besagt die 20-H-Regel zur Abschirmung von Versorgungslagen?

Die 20-H-Regel betrifft einen anderen Pfad für elektromagnetische Störungen: das Streufeld, das von einer Versorgungs- und einer Massefläche ausgeht. Wird die Versorgungsfläche um eine Strecke zurückgesetzt, die dem 20-Fachen des Dielektrikumabstands zwischen den beiden Flächen (H) entspricht, lässt sich dieses Streufeld begrenzen.

Bei einer Leiterplatte mit 32-42 Lagen und möglicherweise 6 bis 8 Masseflächen sowie vielen verschiedenen Versorgungsspannungen kann diese Regel die Leiterplattengröße und die Form der Referenzflächen deutlich einschränken. Sie ist dann mehr als nur eine kleine Fußnote in der Designdokumentation.

Materialauswahl: verlustarme Laminate für Lagenaufbauten mit extrem hoher Lagenzahl

Bei starren Leiterplatten dieser Klasse hängt der Erfolg ebenso sehr von der Prepreg-Auswahl wie von der Auswahl des Kernlaminats ab. Das Harzsystem, das jeweils zwei Kupferlagen mit der benachbarten Lage verbindet, muss vier bis sechs Verpressungszyklen ohne Qualitätsverlust überstehen – eine grundlegend andere Anforderung als bei einem schnell gefertigten 4-Lagen-Prototyp.

Bei dieser Klasse ist die Materialauswahl ein Kompromiss zwischen Dk/Df und Kosten – eine einzelne „beste“ Wahl gibt es nicht. Standard-FR-4 und FR-4 mit hoher Tg können bei Leiterplatten mit 32-42 Lagen weiterhin für Versorgungsflächen und Signallagen mit niedriger Übertragungsgeschwindigkeit geeignet sein. Nur für Lagen, auf denen Signale mit 25+ Gbps geführt werden, ist verlustarmes Material erforderlich – etwa von Rogers, Isola oder aus der Megtron-Familie von Panasonic. Entscheidend ist dabei ein niedriger Df bei hohen Frequenzen. Um die Kosten eines 32-42-Lagen-Aufbaus zu steuern, wird häufig ein hybrider Lagenaufbau verwendet: Nur die Hochgeschwindigkeitssignallagen bestehen aus verlustarmem Material, für die übrigen Lagen kommt FR-4 zum Einsatz.

Die Materialauswahl ist auch ein weiterer Einflussfaktor auf die Impedanz, die im vorherigen Abschnitt behandelt wurde: Die Dielektrika und ihre Dicken fließen in die Impedanzberechnung ein – nicht umgekehrt. Wenn Sie einen Impedanzzielwert zusammen mit dem Lagenaufbau und den Materialspezifikationen übermitteln, sollten diese gemeinsam und nicht getrennt aufeinander abgestimmt sein. Die laufende Materialforschung und -entwicklung geht in dieselbe Richtung: Für ein 2024 eingereichtes Patent zu einem dünnen, anorganischen Vliesdielektrikum wird dessen Eignung für „Anwendungen mit hoher Lagenzahl sowie für HDI-Leiterplatten“ beansprucht. Das bestätigt, dass die Entwicklung verlustarmer Dielektrika mit den anderen Trends in dieser Klasse Schritt hält.

Was sequenzielle Verpressung für Ihre Designentscheidungen bedeutet

Ein 32-42-Lagen-Aufbau entsteht nicht in einem einzigen Pressvorgang. Er besteht aus mehreren Teilaufbauten mit Innenlagen, die jeweils mit einem Kernsubstrat verbunden und anschließend in 4 bis 6 Verpressungszyklen verpresst werden. Dabei werden lagenübergreifende Bohrungen gebohrt, galvanisiert und mit Kupfer gefüllt.

Für das Design bedeutet das: In jedem Presszyklus werden alle zuvor gefertigten Lagen erneut Druck und Temperatur ausgesetzt. Dadurch kann es, wie bereits erwähnt, erneut zu Passerverschiebungen kommen.

Bei der sequenziellen Verpressung werden Innenlagen schrittweise zwischen vorimprägnierten Kernlagen positioniert und anschließend unter Hitze und Druck verpresst. Bei manchen Leiterplatten wiederholen sich diese Zyklen Dutzende Male. Wird bei einem frühen Verpressungszyklus ein Fehler festgestellt, muss er sofort behoben werden, da ein weiterer Verpressungszyklus folgt und die fehlerhafte Lage später meist nicht mehr zugänglich ist. Übermäßiger Harzfluss kann zu Bereichen mit zu wenig Harz im Dielektrikum führen oder das Dielektrikum vollständig verdrängen, sodass beispielsweise Hohlräume an Leiterbahnen entstehen. Fließt hingegen zu wenig Harz, bleiben Lücken zurück. Zudem können sich ungleichmäßige Druckverhältnisse über die gesamte Leiterplatte in den verpressten Lagen niederschlagen. Nichts davon spricht gegen sequenzielle Verpressung, wenn ein Leiterplattendesign tatsächlich so viele Lagen erfordert. Es erklärt jedoch, warum Entwickler nicht davon ausgehen sollten, dass die Lagenzahl beliebig erhöht werden kann. Jede zusätzliche Lage bedeutet einen weiteren Verpressungszyklus, der zusätzliche Ressourcen, Zeit und Budget beansprucht, statt die Routing-Kapazität einfach passiv zu erweitern.

Häufige Designfehler: Fehlerbilder bei Leiterplatten mit hoher Lagenzahl

Vier übergeordnete Kategorien bilden die Fehlerbilder bei Leiterplatten mit hoher Lagenzahl. Sie umfassen häufige Ursachen dafür, dass Designs mit 32-42 Lagen bei der ersten Fertigung scheitern. Jede Kategorie hat eine andere grundlegende Ursache und eine eigene Abhilfe.

Sind Ihre Design-Dateien bereit? Erforderliche Unterlagen vor der Einreichung

Die Bewertung der Anlagen und Zertifizierungen Ihres Leiterplattenherstellers ist etwas anderes als die Prüfung, ob Ihre eigenen Design-Dateien für die Übergabe bereit sind. Die meisten Leitfäden zu Leiterplatten mit hoher Lagenzahl befassen sich vor allem mit Ersterem. Damit ein Design mit 32-42 Lagen realistische Erfolgsaussichten hat, müssen die Dateien genügend Informationen enthalten, damit der Prozessingenieur des Leiterplattenherstellers die Fertigbarkeit beurteilen kann, ohne erst mehrere klärende E-Mails austauschen zu müssen. Diesen Vollständigkeitsmaßstab legt auch der NASA-Leitfaden für das Design von Hochgeschwindigkeitsleiterplatten an Design-Dateien an.

Jeder Leiterplattenaufbau bringt bei dieser hohen Lagenzahl eigene Herausforderungen für die Fertigung mit sich. Dabei ist das Dateiformat ebenso wichtig wie der Inhalt: Ein mehrdeutiges Datenpaket zu Via-Übergängen zwischen Lagen oder die Annahme, der Leiterplattenhersteller werde selbst erschließen, wie die Kupferlagen verpresst und galvanisiert werden sollen, führt genau zu den Rückfragen per E-Mail, die dieser Abschnitt vermeiden soll. Fortschrittliche Fertigungsverfahren für eine Multilayer-Leiterplatte dieser Klasse – sequenzielle Verpressung, Bohren mit kontrollierter Tiefe und Prüfung jedes Kerns – zahlen sich nur aus, wenn die Design-Datei eindeutig beschreibt, was gefertigt werden soll. Teams, die mehrere Leiterplattenprojekte mit dieser Lagenzahl umsetzen, standardisieren ihre Hinweise zum Leiterplattenfertigungsprozess am besten einmal, statt sie für jedes Design neu herzuleiten. Andernfalls müssen sie dieselben Fertigungsherausforderungen bei jedem neuen Multilayer-Leiterplattenfertigungslauf erneut bewältigen.

Ein eindeutiger Lagenaufbauplan, der zeigt, wie die Leiterplattenlagen miteinander verbunden sind – einschließlich der genauen Stellen der elektrischen Verbindungen zwischen den Lagen –, vermittelt dem Prozesskontrollteam des Leiterplattenherstellers ein klares Bild davon, wie sich die Leiterplatte unter Verpressungshitze verhält. So muss es nicht erst komplexe Designs zurückentwickeln. Das ist der Unterschied zwischen einem reibungslosen Multilayer-Leiterplattenfertigungsprozess und einer Charge, die mitten in der Leiterplattenfertigung und Bestückung verworfen werden muss. Eine gut vorbereitete Übergabe trägt auch dazu bei, dass die Bauteilbestückung anschließend reibungslos läuft: Nach der Fertigung muss eine 32-42-Lagen-Leiterplatte für die SMT-Bauteilplatzierung und das Reflow-Löten noch die Leiterplattenbestückung und die automatische optische Inspektion (AOI) durchlaufen, bevor sie versandbereit ist. Ein Hersteller, der Multilayer-Leiterplattenfertigung und Leiterplattenbestückung im eigenen Haus anbietet, vermeidet, dass eine Leiterplatte mit vielen Innenlagen während der Fertigung zwischen zwei getrennten Anbietern übergeben werden muss.

Diese Anforderung schließt direkt und praktisch die zuvor in diesem Artikel erwähnte Lücke bei der Verifizierung des Leiterplattenherstellers: Wenn im Design konkrete Coupon-Nachweise verlangt werden, muss der Hersteller die Nachweise vor Beginn der Fertigung erbringen – nicht erst, nachdem eine fehlerhafte Leiterplatte aus der Bestückung zurückkommt und ein Prototyp gefertigt wurde, der gar nicht erst hätte bestellt werden sollen.

Branchenausblick: Was die Nachfrage nach höheren Lagenzahlen antreibt

Der konkrete Treiber für die steigende Nachfrage nach Leiterplatten mit 32-42 Lagen ist kein branchenweiter Trend wie „Wachstum“, sondern die nun verstärkt auf den Markt kommenden KI- und HPC-Serverarchitekturen. Für ein Entwicklungsteam, das dieses Thema auf später verschiebt, besteht das Risiko darin, beim Einholen eines Angebots unter Zeitdruck zu geraten, wenn sich herausstellt, dass sich die Vorlaufzeiten für verlustarme Materialien nicht so stark verkürzen lassen wie die für FR-4. Speicheranbindungen mit hoher HBM-Bandbreite, dichte Chip-zu-Chip-Verbindungen und Leiterplattenleistungen von mehreren hundert Watt (500W+) sind genau dieselben drei Faktoren aus der Tabelle zum erforderlichen Lagenumfang weiter oben in diesem Artikel. Sie treffen hier auf einer einzigen Leiterplatte zusammen – wie in Racks großer Rechenzentren, zunehmend aber auch in Avionik-Backplanes für die Luft- und Raumfahrt sowie in Ausschreibungen für HF-Linecards im Telekommunikationsbereich, die das eigene Entwicklungsteam von PCBark bearbeitet. Branchenberichte vermerken, dass der Anteil von KI an der gesamten Leiterplattennachfrage zwischen 2025 und 2026 deutlich wächst. Das entspricht den Anfragen, die wir für diese Designklasse erhalten.

Für Entwicklungszyklen 2026-2027 empfiehlt sich folgender konkreter Maßnahmenplan: Wenn sich Ihre Leiterplattendesigns in Richtung 400G/800G-SerDes oder Konfigurationen mit mehreren HBM-Speichern entwickeln, sollten Sie die Verfügbarkeit verlustarmer und/oder hybrider Dielektrika von Anfang an einplanen und nicht erst beim Einholen eines Angebots. Teams, die das Thema Material erst in der Angebotsphase ansprechen, stoßen häufig auf dasselbe Problem: Der Leiterplattenhersteller nennt eine Vorlaufzeit von 12+ Wochen für ein verlustarmes Laminat, während FR-4 innerhalb weniger Tage geliefert worden wäre. Die Verzögerung geht zulasten des Entwicklungsteams, nicht des Materiallieferanten. Die Vorlaufzeiten für verlustarme Materialien für 25Gbps+ verkürzen sich längst nicht so schnell wie die für FR-4. Mit den aufkommenden Patenten für anorganische Dielektrika bleibt diese Materialklasse zudem in Bewegung.

Häufig gestellte Fragen