6-Lagen-Leiterplatte entwickeln: vom Lagenaufbau bis zur geprüften Impedanz

Aktualisiert: Juli 2026. Geprüft vom Technikteam der Shenzhen Linghangda Technology Co., Ltd. (PCBark).

Eine 6-Lagen-Leiterplatte besteht aus sechs Kupferlagen – vier für die Signalführung und zwei als Referenzflächen für Versorgung und Masse.

Was eine 6-Lagen-Leiterplatte tatsächlich bietet (zwei Referenzlagen, nicht einfach mehr Lagen)

Eine 6-Lagen-Leiterplatte wird üblicherweise mit sechs Kupferlagen gefertigt – vier für die Signalführung und zwei als Referenzlagen für Versorgung und Masse. Dazwischen liegen Isoliermaterialien, die die Lagen miteinander verbinden. Der grundlegende Leiterplattenaufbau entspricht dem in unserem Leitfaden zu 4-Lagen-Leiterplatten beschriebenen, ergänzt um ein weiteres Paar Referenzlagen. Dieses zweite Paar ist der entscheidende Unterschied, nicht die bloße Lagenzahl: Zu jeder Signallage gehört unmittelbar darunter ein niederimpedanter Rückstrompfad, der sowohl die Impedanz als auch die abgestrahlten Emissionen beeinflusst.

Es liegt nahe anzunehmen, dass „mehr Lagen“ eine leistungsfähigere Leiterplatte ergeben. Dafür gibt es jedoch keine Belege. In einem LinkedIn-Beitrag erklärte der Leiterplattendesign-Berater Vishnu Devasani deutlich, die Lagenzahl sei „eine Designentscheidung, bei der Leistung, Fertigbarkeit, Kosten und Zuverlässigkeit gegeneinander abgewogen werden … viele denken, mehr Lagen bedeuteten eine bessere Leiterplatte.“ „Das stimmt nicht immer.“ Vor einer Bestellung sollten Sie einen wichtigen Unterschied verstehen: Bei einer nominellen 6-Lagen-Leiterplatte werden nicht in jedem Design alle Lagen für Signale oder Versorgung genutzt. Manche Leiterplatten werden aus Kosten- oder mechanischen Gründen im 6-Lagen-Verfahren gefertigt, obwohl einige Lagen nur wenige Leiterbahnen tragen. Die Bezeichnung in der Fertigungszeichnung und die Zahl der Lagen, die tatsächlich elektrische Funktionen übernehmen, müssen also nicht übereinstimmen.

Der einfache Überblick über die Vorteile von 6 Lagen lautet daher: zwei getrennte Referenzlagen, genügend Platz für vier Signallagen ohne Abstriche bei der Stromversorgung und – mit einem durchdachten Lagenaufbau und sorgfältiger Leiterbahnführung – die EMI-Vorteile eines zusätzlichen Referenzlagenpaars. Braucht Ihr Design diese Vorteile nicht, sind sechs Lagen eine teure Fehlentscheidung, die ein Problem löst, das Sie gar nicht haben. Umgekehrt besteht ebenfalls ein Risiko: Wird eine Leiterplatte, die zusätzliche Referenzlagen benötigt, stattdessen hastig mit einem 4-Lagen-Aufbau entworfen, scheitert sie oft spät im Prozess an den EMV-Prüfungen, nachdem die Fertigungswerkzeuge bereits beauftragt wurden. Die DFM-Analyse von PCBark erkennt diesen Fehlgriff vor der Fertigung und nicht erst nach einem fehlgeschlagenen Prüfbericht. Dazu trägt auch bei, dass der Fertiger unabhängig von der Lagenzahl jede Innenlage einer 100 % elektrischen Prüfung und einer automatischen optischen Inspektion unterzieht.

Wann sich der Wechsel von 4 auf 6 Lagen lohnt (und wann 6 nicht ausreichen)

Eine 6-Lagen-Leiterplatte kommt dann infrage, wenn sich ein konkretes, überprüfbares Problem auf Ihrer Leiterplatte mit vier Lagen nicht lösen lässt – nicht einfach, weil Sie meinen, Ihr Projekt „verdiene“ mehr Lagen. Die Vorteile eines 6-Lagen-Aufbaus sind greifbar, hängen aber von bestimmten elektrischen Anforderungen ab und gelten nicht pauschal für alle Leiterplattendesigns.

Trifft nichts davon zu, ist eine gut entwickelte 4-Lagen-Leiterplatte einer überhastet entworfenen 6-Lagen-Leiterplatte wahrscheinlich überlegen. Eine sorgfältig ausgelegte 4-Lagen-Leiterplatte mit korrekten Referenzlagen übertrifft häufig eine 6-Lagen-Leiterplatte, bei der zusätzliche Lagen als Behelf hinzugefügt wurden, statt ein Problem mit der Leiterbahnführung zu beheben. Die Lagenzahl ist eine symptomatische Lösung für konkrete elektrische Einschränkungen, kein Maß für die Ingenieurskunst.

Lagenaufbauten für 6 Lagen: Leitfaden zu den Anordnungen

Sobald Sie sich für eine 6-Lagen-Leiterplatte entschieden haben, ist die Anordnung der Lagen eine Designentscheidung und keine Voreinstellung. Die meisten 6-Lagen-Designs in der Praxis folgen einer von drei Grundkonfigurationen. Jede bringt andere Kompromisse zwischen Signalintegrität, Leiterbahndichte und HF-Abschirmung mit sich.

Die Wahl des Lagenaufbaus ist keine rein theoretische Frage. In einer dokumentierten Fallstudie begann eine Gigabit-Ethernet-Switch-Leiterplatte mit DDR4-Speicher und mehreren SerDes-Kanälen mit dem Aufbau TOP-SIG-GND-PWR-SIG-BOTTOM. Dabei traten starkes Übersprechen zwischen den beiden benachbarten Signallagen sowie Versorgungsrauschen auf, das die SerDes-Leistung beeinträchtigte. Nach der Umstellung auf eine eigene Massefläche neben der oberen Signallage (TOP-GND-SIG-PWR-GND-BOTTOM) verbesserte sich die Signalintegrität laut Bericht um 40 %, und die EMV-Prüfreserve stieg um 6 dB. Leiterplatte, Bauteile und Lagenzahl blieben gleich – allein die Anordnung löste das Problem. Auch wissenschaftliche Arbeiten außerhalb von Herstellerfallstudien bestätigen das: In einer Arbeit des Georgia Institute of Technology auf der ECTC 2024 zu mehrkanaligen Filtern, die direkt in die Lagen 3 und 5 eines 6-Lagen-Aufbaus integriert wurden, gilt die konkrete Zuordnung der Lagen – und nicht nur deren Gesamtzahl – als entscheidende Designvariable für die Funktion des Filters.

Die zahlreichen Tabellen zur Lagenfolge im Internet erklären nicht, warum der physische Aufbau der Dielektrikumlagen genauso wichtig ist wie ihre Reihenfolge. Ein 6-Lagen-Aufbau besteht in der Regel entweder aus zwei dickeren Kernen mit dünnem Prepreg dazwischen oder aus einem dickeren Mittelkern mit dünnen äußeren Prepregs. Die zweite Variante ist für die meisten Designs deutlich besser zu begründen. Dünne Dielektrika an den Außenseiten bringen die Versorgungslage näher an die benachbarte Massefläche. Das erhöht die Kapazität zwischen den Lagen und verringert die Ausbreitungsinduktivität. Außerdem liegen die inneren Signallagen näher an den zugehörigen Masseflächen und weiter entfernt von Lücken in der Versorgungslage. Das minimiert EMI und verringert Impedanzschwankungen in der Nähe von Unterbrechungen der Versorgungsfläche. Standardaufbauten von Leiterplattenherstellern verwenden oft ein dünnes Dielektrikum in der Mitte, weil sich das einfacher fertigen lässt. Wenn viele Hochgeschwindigkeitssignale auf einer zentralen Lage zu einem großen digitalen Prozessor geführt werden, sollten Sie nicht davon ausgehen, dass der Standardaufbau Ihres Fertigers geeignet ist. Geben Sie ausdrücklich einen Aufbau mit dünnen äußeren Prepregs vor.

Unabhängig davon, für welche Anordnung Sie sich entscheiden: Richten Sie sie in Ihrer Leiterplatten-Designsoftware ein, bevor Sie mit der Signalführung beginnen, nicht erst danach. In allen gängigen Programmen wie Altium, KiCad und Allegro können Sie die Funktion der Lagen festlegen und die Zuordnung der Referenzlagen im Lageneditor fixieren. So entspricht die berechnete Impedanz dem tatsächlichen Lagenaufbau der gefertigten Leiterplatte.

Suchen Sie nach „6 layer pcb design guidelines“, finden Sie, dass jeder Leiterplattenhersteller eigene Richtlinien zum Lagenaufbau in seinen Design- und Fertigungsunterlagen veröffentlicht. Nutzen Sie diese als erste Informationsquelle, statt mit Annahmen über die tatsächlichen Möglichkeiten Ihres Fertigers zu arbeiten. Ein Standardaufbau für eine 6-Lagen-Leiterplatte auf dem Papier und das, was Ihr konkreter Fertiger tatsächlich herstellen kann, sind zwei verschiedene Dinge – prüfen Sie beides vor der endgültigen Freigabe. Typische Diagramme für 6-Lagen-Aufbauten aus den Leistungsübersichten der Hersteller sind ein Ausgangspunkt, kein Endergebnis. Beim Lagenaufbau geht es nicht nur um die Reihenfolge der Lagen: Leiterplattendicke, Grundmaterial (z. B. FR-4 mit hoher Tg oder HF-Laminate) und Designkomplexität beeinflussen sich gegenseitig. Die häufigste Ursache für späte Redesigns sind voneinander losgelöste Design- und Fertigungsentscheidungen – etwa ein 6-Lagen-Aufbau, für den Dicke und Material nicht mit dem Leiterplattenhersteller abgestimmt wurden, selbst wenn es sich um „den“ optimalen 6-Lagen-Aufbau handeln soll. Oberflächenfinish und Kupferauflage der fertigen Leiterplatte sind auf lange Sicht wichtiger als die Details eines einzelnen Lagenaufbau-Diagramms. Wenn Sie zwischen einer 6- und einer 8-Lagen-Leiterplatte abwägen, sollten Sie die Einschätzung aus der Praxis unten lesen, bevor Sie sich festlegen.

„8 Lagen kommen infrage, wenn Sie zu viele Signale für eine 6-Lagen-Leiterplatte haben und eine Ihrer Lagen für große Versorgungsschienen benötigt wird. Das sehe ich am häufigsten bei Designs mit einem großen digitalen Prozessor … Vielleicht brauchen Sie auch eine Lage mit kontrollierter Impedanz für eine Hochgeschwindigkeitsschnittstelle oder eine große Zahl von Ein- und Ausgängen. Das kann den Ausschlag für eine 8-Lagen-Leiterplatte geben.“

Kontrollierte Impedanz auf einer 6-Lagen-Leiterplatte (äußerer Mikrostreifenleiter + innerer Streifenleiter)

Kontrollierte Impedanz ist ein Merkmal des Designs einer 6-Lagen-Leiterplatte, keine pauschale Anforderung. Laut IPC-Standard für kontrollierte Impedanz, IPC-2141A, müssen sich nicht alle digitalen Hochgeschwindigkeits- und/oder analogen Hochfrequenzdesigns damit befassen. Enthält Ihre Leiterplatte jedoch Netze mit kontrollierter Impedanz – etwa für USB, Ethernet, DDR oder eine HF-Frontendschaltung –, müssen Sie bestimmte Berechnungen korrekt durchführen. Dabei unterscheiden sich die Formeln für äußere und innere Lagen.

Dazu sind zwei wichtige Hinweise zur Genauigkeit nötig, die beide aus der Provenance-Level-Disziplin folgen und nicht aus übermäßigem Optimismus. Erstens ergab eine Fachzeitschriftenanalyse des Lagenaufbaus (PCD&F) für einen bestimmten sechslagigen Lagenaufbau mit Leiterbahnen in Mikrostreifenleitungen auf den Außenlagen und in Streifenleitungen auf den Innenlagen, dass die Kupferbreite auf den Außenlagen nach der Galvanisierung tatsächlich stärkeren Schwankungen unterliegt als auf den Innenlagen – das Gegenteil der üblichen Annahme, dass sich die Außenlagen leichter eng tolerieren lassen. Zweitens weist dieselbe Analyse darauf hin, dass analytische Impedanzformeln im Allgemeinen nur auf etwa 10 % genau sind. Ohne vollständigen Feldlöser sollte dieser Wert daher als Ausgangspunkt für die Abstimmung mit dem Leiterplattenhersteller gelten und nicht als unveränderliche Zahl für eine Bestellung. Fragen Sie Ihren Leiterplattenhersteller vor der Bestellung nach einem durch Messcoupons verifizierten Lagenaufbau und einem TDR-Bericht.

Bei Datenraten über etwa 3 Gbps sollten Sie auch einen schwierigeren Sonderfall im Blick behalten: Untersuchungen aus dem Signal-Integritätsprogramm der Auburn University zu Übertragungsleitungen in anisotropen Leiterplatten-Dielektrika (wie den meisten heute gängigen FR-4-Laminaten) zeigen, dass die periodische Glasfaserstruktur im inneren Dielektrikum der Leiterplatte bei diesen Datenraten zu deutlichem Skew zwischen differentiellen Paaren führen kann. Die oben beschriebenen einfachen Berechnungen für Leiterbahnbreiten von Mikrostreifen- und Streifenleitern erfassen diesen Effekt nicht, da sie von einem homogenen Dielektrikum ausgehen. Arbeiten Sie bei dieser Geschwindigkeitsklasse mit Ihrem Leiterplattenhersteller an Laminaten, die die Glasfaserstruktur berücksichtigen, oder fragen Sie nach einer leichten Schrägführung der kritischen differentiellen Paare zur Glasfaserstruktur. Bei diesen Anforderungen an die Signalintegrität unterscheidet sich ein gewöhnliches Leiterplattenprojekt schnell von einem anspruchsvollen: Oberhalb von etwa 3 Gbps weichen die Berechnungen für Signal- und Versorgungsintegrität deutlich voneinander ab, obwohl sie darunter größtenteils identisch sind. Ein falscher Impedanzzielwert ist kein Schönheitsfehler, sondern ein verstecktes Risiko, das sich erst als sporadischer Feldausfall zeigt. Deshalb erstellt PCBark für jeden Auftrag mit kontrollierter Impedanz einen TDR-Prüfbericht und verlässt sich nicht allein auf den Rechner.

Leiterbahnführung des Rückstrompfads, EMI-Kontrolle und Stromversorgung: Praxisleitfaden zu Rückstrompfaden bei 6-Lagen-Leiterplatten

Die meisten Probleme mit der Signalintegrität bei 6-Lagen-Leiterplatten lassen sich auf eine Frage zurückführen: Wo fließt der Rückstrom tatsächlich? Zwei Paar Referenzebenen statt eines Paars eröffnen Ihnen viele Möglichkeiten für den Rückstrom – und ebenso viele Möglichkeiten, ihn unbemerkt zu unterbrechen.

• ✔ Jede Hochgeschwindigkeits-Leiterbahn verläuft über ihre gesamte Länge über einer durchgehenden Ebene, ohne Lücken oder Unterbrechungen.
• ✔ Muss eine Leiterbahn eine Lücke in einer Ebene überqueren, befindet sich ein Stitching-Kondensator nur wenige Millimeter von der Kreuzungsstelle entfernt.
• ✔ Jedes Signal-Via, das die Lage wechselt, hat ein unmittelbar benachbartes Masse-Rückstrom-Via. So muss sich der Rückstrom keinen Weg durch eine andere Ebene suchen.
• ✔ Stitching-Vias zur Verbindung von Masseflächen entlang des Leiterplattenrands und nahe den Steckverbindern dienen der EMV-Eindämmung (nicht zu verwechseln mit der Via-Abschirmung nach Wellenleiterprinzip zur Hohlraumisolierung, für die andere Abstandsberechnungen gelten). Bei Niederfrequenzdesigns beträgt ihr Abstand höchstens λ/20, bei Hochfrequenzschaltungen λ/10 (λ = Wellenlänge der höchsten relevanten Frequenz) – eine Regel, die durch mehrere unabhängige Referenzen aus der Leiterplattentechnik bestätigt wird und keine bloße Hausnummer eines einzelnen Anbieters ist.

Eine Gewohnheit aus älteren Empfehlungen zum Leiterplattenlayout sollte aufgegeben werden: die Massefläche in „analoge“ und „digitale“ Bereiche zu unterteilen. Das wirkt wie eine saubere, bewusste Entscheidung. Jedes Signal, das diese Trennung überqueren muss – etwa eine ADC-Eingangsleitung –, zwingt seinen Rückstrom jedoch zu einem langen Umweg. Dadurch entstehen Abstrahlungen und Einkopplungen in benachbarte Netze. Die Analyse von EE Times zu abgestrahlten EMV-Störungen durch den Lagenaufbau von Leiterplatten und Cadences Empfehlungen zum Lagenaufbau kommen beide zum selben Schluss: Verwenden Sie eine durchgehende Massefläche und trennen Sie Bereiche durch die Bauteilplatzierung, nicht durch das Unterbrechen von Kupfer. Eine Patentanmeldung für ein reales Gerät zur Biosignalerfassung dokumentiert genau diese Praxis in der Fertigung: eine 6-lagige Leiterplatte mit getrennten Analog-, Digital- und Versorgung-Masseflächen sowie Via-Stitching und einer gezielten Optimierung des Rückstroms – genau das Vorgehen, das in diesem Abschnitt beschrieben wird.

Bei 6 Lagen wenden wir denselben Ansatz mit zwei Ebenenpaaren auch auf die Stromversorgung an. Das Paar aus Versorgungs- und Massefläche wirkt durch das Dielektrikum zwischen den Ebenen wie ein verteilter Kondensator. Verwenden Sie dazwischen ein dünnes Dielektrikum (oft weniger als 0,1 mm), um den nutzbaren Entkopplungsbereich zu höheren Frequenzen zu verschieben und so weniger auf Keramikkondensatoren angewiesen zu sein. Platzieren Sie Entkopplungskondensatoren mit 0.1 µF und 1 µF an allen ICs, die mit beiden Ebenenpaaren verbunden sind, nicht nur mit einem. Bei Bereichen der Leiterplatte mit hohen Strömen bietet das zusätzliche Ebenenpaar zudem eine weitere Möglichkeit für das Wärmemanagement durch thermische Vias, über die reine Entkopplung hinaus. Bei einer 4-lagigen Leiterplatte müssten Sie häufig zwischen Entkopplung und Wärmeverteilung über dieses einzelne Ebenenpaar abwägen.

Bevor Sie den fertigen Leiterplattenentwurf verschicken, führen Sie eine Designregelprüfung anhand des tatsächlich gewählten Lagenaufbaus durch, nicht anhand der Netzliste aus dem Schaltplan. Sind alle Hochgeschwindigkeitsnetze durchgehend auf eine massive Ebene bezogen? Haben alle Übergänge zwischen Ebenen ausreichende Mindestabstände? Stimmen die Leiterbahnbreiten für die gewünschte Impedanz mit der tatsächlichen Dielektrikumsdicke überein? Hier prüfen Sie die Versorgungsintegrität und die Integrität des Rückstrompfads gemeinsam, statt in letzter Minute zwei nachträglich angesetzte DRC-Prüfungen durchzuführen. Die zusätzlichen Lagen einer 6-lagigen Leiterplatte bringen nur dann Vorteile, wenn diese abschließende Prüfung erfolgt. Andernfalls sind sie vergeudete Kosten.

Via-Strategie: Kompatibilitätsübersicht für Vias bei 6-Lagen-Leiterplatten

Obwohl IPC-4761, ein Designleitfaden, tatsächlich Schutzmethoden für Vias und die damit verbundenen Abwägungen bei Fertigung und Material behandelt, statt eine eindeutige Kompatibilitätstabelle bereitzustellen, ist der Leitfaden die richtige Grundlage, um zu bestimmen, welche Kosten Ihre Vias in Form von Verpressungszyklen verursachen.

In der Spalte zu den Verpressungszyklen, die tatsächlich Ihr Angebot bestimmt, steckt ein Zuverlässigkeitsrisiko. Eine häufig zitierte Zuverlässigkeitsstudie der University of Maryland (CALCE) zu kupfergefüllten, gestapelten Mikrovias kommt zum selben Schluss. Dabei handelt es sich um unabhängige akademische Forschung, nicht um ein Ergebnis von PCBark: Nicht das Vorhandensein eines Hohlraums an sich, sondern Hohlraumbildung während des Füllvorgangs führt zu Ausfällen. Die zentrale Kennzahl der Studie – ein konischer Hohlraum von 16 % in einem gefüllten Mikrovia reduziert die Ermüdungslebensdauer auf gerade einmal 1,4 % der Lebensdauer eines hohlraumfreien Vias – dient in der Branche weiterhin als grober Richtwert für die zulässige Hohlraumbildung. Sie stammt jedoch aus einer einzelnen akademischen Quelle und nicht aus einer branchenweiten Erhebung. Das ist keine bloße Abweichung, sondern der Unterschied zwischen dem Bestehen und Nichtbestehen eines Temperaturwechseltests. Wenn Ihr Layout Via-in-Pad oder gestapelte Mikrovias für ein kompaktes BGA vorsieht, bestehen Sie bei Ihrem Leiterplattenhersteller auf einer geeigneten Hohlraumerkennung (Querschliff oder Röntgenprüfung), statt im Zeichnungssatz lediglich „Via-in-Pad“ aufzuführen.

Was die Kosten einer 6-Lagen-Leiterplatte wirklich bestimmt: die Rangfolge der Kostentreiber

Die Lagenzahl ist nur einer der Faktoren, die den Preis einer 6-lagigen Leiterplatte bestimmen. Der in IPC-2141A definierte Rahmen für fertigungsgerechtes Design macht deutlich, dass die Kosten von der Komplexität der Leiterplattenfertigung abhängen – etwa von der Innenlagenbelichtung, den Verpressungszyklen, den Bohrungen, der Galvanisierung und der Bearbeitung der Außenlagen – und nicht allein von der Lagenzahl. Auch außerhalb von Marketingtexten ist gut belegt, wie stark sich die Verpressungszyklen auf die Kosten auswirken: Ein erteiltes Patent zu Methoden zur Optimierung der Leiterplattenverpressung existiert gerade deshalb, weil die Verringerung der Verpressungszyklen bei einer bestimmten Lagenzahl einen schützenswerten technischen Wert hat.

Als Richtwert wird oft ein Aufpreis von etwa 30-40 % beim Wechsel von 4 auf 6 Lagen genannt. Die Größenordnung stimmt, aber es handelt sich nicht um einen festen Wert. In einer detaillierten Aufschlüsselung der Kosten vom Prototyp bis zur Serienfertigung lag der Aufpreis bei kleinen Prototypen tatsächlich zwischen 50-65 % und sank bei Produktionsmengen – je nach Leiterplattengröße – auf etwa 50-60 %. Andere nennen Werte näher an 30-40 %. Beide Schätzungen können zutreffen: Der ehrliche Schluss ist, dass der Aufpreis viel stärker von der Leiterplattengröße, der Mengenkategorie und den unten aufgeführten Kostentreibern abhängt als von einem festen, allgemeingültigen Prozentsatz.

Die Kostenkontrolle sollte sich an der obigen Rangfolge orientieren: Verzichten Sie auf Blind- und Buried-Vias, sofern sie für das Ausbrechen der Leiterbahnen nicht unbedingt erforderlich sind. Achten Sie auf eine gleichmäßige Kupferverteilung im Lagenaufbau (eine ungleichmäßige Kupferverteilung kann beim Reflow-Löten zu Verzug führen), geben Sie nur die für die Signale erforderliche Impedanztoleranz vor und besprechen Sie den Entwurf mit Ihrem Leiterplattenhersteller, bevor Sie ihn endgültig zur Angebotserstellung einreichen, nicht erst nach dem Preisschock.

Neben dem Lagenaufbau und der Materialauswahl ist die Fertigung von 6-lagigen Leiterplatten ein eigener Herstellungsprozess, bei dem aus dem Entwurf fertige Leiterplatten entstehen. Das gilt sowohl für einen vollständigen Fertigungslauf mit 6-lagigen Leiterplatten als auch für eine kleinere Prototypenserie. Eine frühzeitige Bestätigung der Dicke und Materialkombination der 6-lagigen Leiterplatte – diese bestimmen Impedanz und Verzug – ist unerlässlich. Alle kundenspezifischen Anforderungen außerhalb des Standardangebots Ihres Leiterplattenherstellers sollten unabhängig von der Lagenzahl als Aufschlag auf die Vorlaufzeit behandelt werden. Fragen Sie stets nach getrennten Preisen für 6-lagige Leiterplattenprototypen und die Serienfertigung, denn beide folgen unterschiedlichen Kostenkurven. Ein Angebot, das nur eine Mengenkategorie ausweist, lässt sich nicht hinsichtlich des Gesamtwerts beurteilen. Sie können davon ausgehen, dass sich die Zusammenarbeit mit einem Leiterplattenhersteller lohnt, wenn er Sie bereits bei der DFM-Analyse auf Einschränkungen bei der Leiterplattenfertigung und der Bestückung hinweist – etwa auf Bauteil-Sperrbereiche, das Oberflächenfinish der Leiterplatte und Mindestabstände auf der Bestückungsseite –, statt damit zu warten, bis das erste gefertigte Exemplar bei der Endkontrolle durchfällt. Diese Sorgfalt ist ein aussagekräftigeres Zeichen als jede Marketingbehauptung, auf dem Papier die beste Option für 6-lagige Leiterplatten zu sein. Wenn Sie immer wieder versuchen, eine stetig höhere Leiterbahndichte in einen herkömmlichen 6-Lagen-Aufbau zu packen, ist das oft ein Zeichen dafür, dass Sie eine Fertigungstechnologie mit höherer Dichte in Betracht ziehen sollten, statt immer mehr Lagen unterbringen zu wollen.

Branchenausblick: Was sich bei 6-Lagen-Leiterplatten tatsächlich ändert

Tatsächlich wird das Wachstum der Lagenzahlen in der Leiterplattenbranche derzeit von ganz anderen Entwicklungen als einer gewöhnlichen 6-Lagen-Leiterplatte angetrieben. Vexos stellte in einer aktuellen Studie zur OEM-Lieferkette fest, dass die Lagenzahl der durchschnittlichen Leiterplatte für KI-Server voraussichtlich von 18 im Jahr 2023 auf 32 im Jahr 2025 steigt (ein Anstieg um ~78 % in 2 Jahren – allerdings handelt es sich um eine Trendprognose aus einer einzelnen Quelle, nicht um eine branchenweite Erhebung). Der Anstieg der Lagenzahl wird durch Faktoren wie die I/O-Dichte und den Leistungsbedarf von KI-Beschleunigerchips angetrieben – Anforderungen, die bei einer gewöhnlichen Leiterplatte für die industrielle Steuerungstechnik oder einem Netzwerkprodukt nicht auftreten. Unsere Daten zu Suchtrends zeigen, dass die Suchanfragen nach „6 layer pcb“ bis 2026 weitgehend stabil blieben, während die Suchanfragen nach „multilayer pcb“ insgesamt Ende 2025 stark anstiegen und anschließend wieder zurückgingen. Das deutet darauf hin, dass 6-lagige Leiterplatten von der aktuellen Marktvolatilität weitgehend unberührt bleiben.

Marktdaten liefern einen hilfreichen Hinweis: 2025 wächst der gesamte Leiterplattenmarkt uneinheitlich. Ein großer Teil des Umsatzwachstums entfällt auf Anbieter, die mit Produkten mit hoher Lagenzahl und HDI-Produkten auf den Bedarf von KI und Rechenzentren ausgerichtet sind. Laut dem Branchenanalysten Prismark verzeichneten die meisten Anbieter selbst in einem starken Jahr ein Umsatzwachstum von weniger als 10 %. Zusammengenommen bedeutet dies, dass Unternehmen, die 2026 eine 6-lagige Leiterplatte spezifizieren, keinem sich ständig verändernden Ziel hinterherlaufen: Die in diesem Leitfaden beschriebenen Überlegungen zum Lagenaufbau, die Technologie und die Kostenstruktur beruhen auf stabilen, ausgereiften Lösungen. Die Wachstumsmeldungen betreffen vor allem den Markt für Leiterplatten mit höherer Lagenzahl. Diese Stabilität kann für die Programmplanung 2026-2027 wertvoll sein: Eine heute festgelegte Spezifikation für 6 Lagen dürfte weiterhin relevant sein, anders als eine HDI-Spezifikation an der technologischen Grenze.

Zur Einordnung nur die Größe des Gesamtmarkts: Der globale Markt für Multilayer-Leiterplatten liegt 2025 bei etwa $81-$87 billion. Übliche Prognosen gehen bis Anfang der 2030er-Jahre von einer CAGR von 5-6 % aus. Dies sind Richtwerte für den Gesamtmarkt, nicht speziell für 6-lagige Leiterplatten.

FAQ: Häufig gestellte Fragen zu 6-Lagen-Leiterplatten