16- bis 24-lagige Leiterplatten entwickeln und fertigen: Ein umfassender Leitfaden für die Entwicklung

16- bis 24-lagige Leiterplatten kommen dort zum Einsatz, wo Leiterbahndichte, Anzahl der Versorgungsflächen und Anforderungen an die Signalintegrität die Möglichkeiten einer 4- bis 12-lagigen Leiterplatte übersteigen – also etwa bei den meisten Server-Backplanes, Telekommunikations-Switches und Avionik-Leiterplatten. In diesem Beitrag behandeln wir die Architektur des Lagenaufbaus, die Gründe für sequenzielle Verpressung, den Einsatz von Sack- und vergrabenen Bohrungen, die Impedanzprüfung und ein Verfahren zur Bewertung des Leiterplattenherstellers, bevor ein Design für die Fertigung freigegeben wird.

Was eine 16- bis 24-lagige Leiterplatte ausmacht

Die NASA-Norm für die Verarbeitung von Leiterplatten enthält folgende Definition, die allgemein genug ist, um ohne strenge Abgrenzungen zu gelten: „eine Verbundstruktur, die Punkt-zu-Punkt-Verbindungen zur Bildung eines elektronischen Schaltkreises nutzt … einschließlich einseitiger, doppelseitiger, mehrlagiger, starrer, Starrflex- und flexibler Ausführungen“ – eine Definition, die nahezu jede Multilayer-Leiterplatte abdeckt, auch solche mit 16-24 Lagen.

Der Bereich von 16 bis 24 Lagen ergibt sich jedoch vor allem aus einer konstruktiven Schwelle: Statt einfach weitere Lagen für Leiterbahnen und Bauteile hinzuzufügen, müssen Sie Masse- und Versorgungsebenen voneinander trennen. Für die Verpressung muss der Lagenaufbau symmetrisch bleiben. Und sobald Sack- oder vergrabene Bohrungen hinzukommen, reicht ein einziger Verpressvorgang nicht mehr aus.

Im Klassenprojekt der Missouri University of Science and Technology aus dem Jahr 2025 wurde ein konkretes 24-lagiges Design untersucht: 10 Signallagen in einem insgesamt 160-mil dicken Lagenaufbau mit einem 1.3 mil dicken Stripline-Dielektrikum. Das ist ein deutlicher Schritt über eine 4- bis 6-lagige Leiterplatte für Verbraucherprodukte hinaus. Deshalb gewinnen die hier behandelten Fragen zum Design – Symmetrie des Lagenaufbaus, Reihenfolge der Verpressung, Auswahl der Vias und Impedanzkontrolle – in diesem Lagenbereich eine Bedeutung, die bei geringerer Lagenzahl kaum eine Rolle spielt.

Ob das Datenblatt die Leiterplatte als 16-lagige, 20-lagige oder einfach als Leiterplatte mit hoher Lagenzahl bezeichnet – die oben beschriebene Abgrenzung gilt unabhängig von der genauen Lagenzahl innerhalb dieses Bereichs.

Lagenaufbau und Lagenanordnung bei 16-24 Lagen

Bei dieser Lagenzahl gilt dasselbe Grundprinzip wie bei 10 Lagen, nur in deutlich größerem Umfang: Jede Signallage benötigt eine benachbarte Referenzebene, alle Außen- und Innenlagen haben im Lagenaufbau eine festgelegte Funktion, und der gesamte Lagenaufbau muss von oben nach unten zur Leiterplattenmitte hin symmetrisch sein, damit sich die Leiterplatte während der Verpressung nicht verzieht. Rick Hartley, ein erfahrener Spezialist für Signalintegrität bei Applied Innovation, erläuterte die grundlegende Physik ganz einfach: „Da Signallagen immer eine Dielektrikumslage von einer Rückstromebene entfernt geführt werden sollten, ist es keine gute Idee, in einem 10-lagigen Lagenaufbau mehr als 6 Signallagen zu verwenden.“

„Aufgrund der sehr dünnen Dielektrika weisen Leiterplatten mit hoher Lagenzahl, etwa mit 10 oder 12 Lagen, eine äußerst niedrige Ebenenimpedanz und eine hervorragende Signalqualität auf, sofern der Lagenaufbau korrekt ausgeführt ist.“

Rick Hartley, Applied Innovation, EE Times

Wendet man diese Regel auf 24 Lagen an, gilt dieselbe Sorgfalt bei der Anordnung von Signallagen und Referenzebenen. Genau das zeigte die Fallstudie von Missouri S&T in der Praxis: Bei einer angestrebten differentiellen Impedanz von 100 Ω auf einer differentiellen Stripline-Signallage erreichte das Design 99.76 Ω (eine Abweichung von 0.24 Ω), eine Einfügedämpfung von -1,19 dB/inch gegenüber einem Zielwert von -1,2 dB/inch und ein Fernnebensprechen von -78,29 dB gegenüber einem Zielwert von -60 dB. So sieht eine korrekt aufgebaute Leiterplatte mit hoher Lagenzahl aus, wenn die Regel zu Referenzebenen konsequent eingehalten wird. Diese Werte stammen aus einer veröffentlichten akademischen Fallstudie und sind kein branchenweit validierter Durchschnitt. Sie sind daher als Machbarkeitsnachweis zu verstehen, nicht als garantierter Wert für jedes Design.

Das ergibt sich jedoch nicht von selbst. Bei einem Fall wies eine 24-lagige Leiterplatte mit einer Dicke von 3,0mm ein so starkes Ungleichgewicht der Kupferdichte zwischen Ober- und Unterseite auf, dass sie ohne Korrektur die Ebenheitsanforderungen verfehlt hätte. In derselben Prüfung wurde auch eine Kundenspezifikation für Backdrill-Stubs mit maximal 4mil als zu anspruchsvoll angesichts der Leiterplattendicke bewertet. Bei einer so dicken Leiterplatte ist es riskant, derart kurze Stubs einzuhalten und zugleich eine ausreichende Galvanisierung der Vias sicherzustellen. Stattdessen wurden mindestens 5-6 mil empfohlen.

Wird die Kupferdichte nicht richtig ausgeglichen, kann es zu nicht sichtbaren Ausfällen kommen. Ein CAM-Ingenieur beschrieb einen Lagenaufbau, bei dem alle Versorgungsebenen auf einer Seite der Leiterplatte und alle Signalleitungen auf der gegenüberliegenden Seite lagen. Nach der Fertigung verzog sich die Leiterplatte beim Reflow stark und sah „wie ein Kartoffelchip“ aus. Erschwerend kam hinzu, dass die ersten getesteten Exemplare einwandfrei funktionierten. Erst nach sechs Monaten im Einsatz zeigte sich der Verzug; die Leiterplatte hatte sich so stark verformt, dass BGA-Kontakte den Kontakt verloren und Ausfälle verursachten.

Achten Sie besonders auf die Übergänge zwischen den Stufen: Der Bereich mit 16-24 Lagen fällt in die Stufen „Fortgeschritten“ bis „Hohe Komplexität“, nicht in „Extrem“. Erst ab 28 Lagen wird die Kostenkurve wirklich steil, und je 2 zusätzliche Lagen erhöhen den Preis deutlich.

Entscheidend für die Leistungsfähigkeit einer 16- bis 24-lagigen Leiterplatte sind die Symmetrie des Lagenaufbaus und die konsequente Anordnung der Referenzebenen – nicht die Lagenzahl.

Der Grund, warum ein verzogener Lagenaufbau eher im Einsatz als im Werk ausfällt, ist einfach: Eine Ebenheitsprüfung nach der Verpressung (Teil der internen Prüfung von PCBark nach ISO 9001:2015) erkennt ein Ungleichgewicht der Kupferdichte vor der Bestückung. Wird dieser Schritt ausgelassen, kann eine Leiterplatte die Anfangsprüfung bestehen und sich dennoch nach Monaten in einem Gehäuse für Luft- und Raumfahrt oder Verteidigung so stark verziehen, dass BGA-Kugeln den Kontakt verlieren.

Warum sequenzielle Verpressung erforderlich wird (und welche Materialien ihr standhalten)

Bei der Leiterplattenfertigung werden herkömmliche Multilayer-Leiterplatten in einem einzigen Verpressschritt hergestellt: Alle Lagen werden gleichzeitig unter Hitze und Druck miteinander verbunden. Das funktioniert nicht mehr, sobald ein 16- bis 24-lagiger Aufbau Sack- oder vergrabene Bohrungen enthält – was bei dieser Lagenzahl häufig, aber nicht immer der Fall ist.

Die technischen Unterlagen der NASA zu Microvias beschreiben es präzise: „Eine Alternative zum parallelen Aufbau eines Verbunds ist der sequenzielle Aufbau der Lagen, der vergrabene Bohrungen ermöglicht.“ Die Einschränkung betrifft die Architektur der Vias und die Leiterbahndichte, nicht einfach die Lagenzahl. Technisch ist es möglich, ein Design mit 16 bis 24 Lagen und ausschließlich durchgehenden Bohrungen in weniger Verpresszyklen herzustellen.

Bei Geräten mit vielen Pins und einer solchen Anzahl von Signallagen kommen häufig Vias zum Einsatz, sodass sequenzielle Verpressung meist erforderlich ist. Ein Reddit-Nutzer mit Erfahrung in der HDI-Fertigung formulierte es recht klar: „Sequenzielle Verpressungen treiben die Kosten stark in die Höhe. Laserbohrungen von der Außenlage bis zur nächsten Lage verursachen keine großen Mehrkosten.“ Gestapelte Vias verteuern die Leiterplatte erheblich und schränken die Zahl der Hersteller, die sie fertigen können, stark ein.“ Bei einer 20-lagigen Leiterplatte sieht das so aus: Man kann zwei Sub-Laminate herstellen, durchgehende Bohrungen zwischen ihnen anbringen und die beiden Sub-Laminate miteinander verkleben. Jede neue Struktur mit vergrabenen Bohrungen erfordert einen zusätzlichen Verpressschritt.

Die Materialien müssen mehrere Zyklen aus Hitze und Druck aushalten, ohne sich abzulösen oder zu „delaminieren“. JPL und das NASA Glenn Research Center ermittelten konkrete Prozessparameter für die Verpressung: Ein Heißdruckofen (Autoklav) arbeitete eine Stunde pro Zyklus bei 300°C und 100 psi. Anschließend wurden Temperaturwechsel von -125°C bis 100°C durchgeführt (bei 21 Zyklen trat keine Delamination auf). Laminat- und Prepreg-Materialien werden nach IPC-4101E qualifiziert. Diese Norm enthält Spezifikationen zur Glasübergangstemperatur (Tg), zum Wärmeausdehnungskoeffizienten (sowohl in X- als auch in Z-Richtung) und zur Beständigkeit gegen CAF-Wachstum (leitfähige anodische Filamente). Diese Faktoren entscheiden mit darüber, ob Materialien mehrere Verpresszyklen überstehen.

Bob Willis, ein häufig zitierter Experte für SMT- und Bestückungsfehler, beschreibt Delamination auf ähnliche Weise: Delamination wird oft fälschlicherweise ausschließlich der Feuchtigkeit zugeschrieben. Tatsächlich wird sie meist durch schwache Verbindungen zwischen den Lagen und/oder Verunreinigungen während der Verpressung verursacht – die Feuchtigkeit nutzt dann lediglich die geschwächte Haftung aus.

„Die Delamination einer Leiterplatte kann subtil oder offensichtlich sein. Sie wird durch die Ausdehnung von Feuchtigkeit im Leiterplattenlaminat verursacht, doch das muss nicht die eigentliche Ursache sein … Eine mangelhafte Verbindung während der Herstellung der Multilayer-Leiterplatte oder eine Verunreinigung kann zu schlechter Haftung an den Innenlagen führen und Feuchtigkeit eindringen lassen.“

Bob Willis, Analyst für SMT- und Bestückungsfehler, Printed Circuit Design & Fab

Das Patent von FICT Ltd aus dem Jahr 2026 befasst sich direkt mit dieser Problemklasse: Die Position des Via mit leitfähiger Paste wird so versetzt, dass sie nicht direkt über der durchgehenden Kernbohrung liegt. Dadurch übt die Wärmeausdehnung des Harzes während der Verbindung durch Verpressung keine zerstörerische Belastung auf das Via aus. Das erhöht die langfristige Zuverlässigkeit bei Server-Mainboards und Hochgeschwindigkeits-Interposern.

Kontrollierte Impedanz und Signalintegrität bei komplexen Lagenaufbauten

Eine gleichbleibende Impedanz über 16-24 Lagen hinweg hängt vor allem von der Kontrolle der Dielektrikumsdicke und der wiederholten Anordnung der Referenzebenen über alle Verpressschritte ab. Die physikalischen Grundlagen sind dieselben wie bei einer 4-lagigen Leiterplatte, doch Abweichungen können sich häufiger summieren. Bei der üblichen Fertigung wird die Impedanz innerhalb von 10 % gehalten; gegen Aufpreis sind mit genauer kontrollierter Dielektrikumsdicke und geprüften Leiterbahnen bis zu 5-7 % erreichbar. Amendment 1 zu IPC-6012F (in die aktuelle Fassung übernommen) erlaubt geringere Dicken der Innenleiter als die vorherige Tabelle. Dadurch lässt sich die Impedanz in Multilayer-Aufbauten besser kontrollieren, weil die Abweichungen bei dünneren Kupferlagen reduziert werden.

Bei Bestellungen mit kontrollierter Impedanz stellt PCBark für jede Leiterplatte einen TDR-Prüfbericht (Zeitbereichsreflektometrie) bereit. Außerdem werden vor der Verpressung jede Innenlage zu 100 % mit Flying-Probe-Prüfung und AOI geprüft – es handelt sich nicht um eine Stichprobe. Die Prüfung jeder Lage vor der abschließenden Verpressung ist erforderlich, um eine im Datenblatt angegebene Impedanztoleranz zu gewährleisten. Die Stub-Länge an einem Via ist eine der größten unkontrollierten Variablen im Impedanz- und Einfügedämpfungsbudget eines komplexen Lagenaufbaus. Genau dieses Problem behandelt ein kürzlich angemeldetes Backdrill-Patent, indem es das Via relativ zur Bohrung neu positioniert, um eine engere Toleranz ohne Mindestabstand einzuhalten.

Blinde, vergrabene und gestapelte Microvia-Strukturen: Kostenübersicht zu Via-Typen und Verpresszyklen

Jeder Via-Typ, den Sie für eine 16- bis 24-lagige Leiterplatte festlegen, verursacht konkrete Kosten und beeinflusst die Verpresszyklen – es handelt sich nicht um einen abstrakten Posten für eine „fortschrittliche Funktion“. Laut IPC-2226A hat eine Microvia einen Durchmesser von weniger als 0,15mm und ein Aspektverhältnis von bis zu etwa 1:1 (in der Praxis oft eher 0.8:1, etwa bei einem 4-mil-Dielektrikum mit einer 5-mil-Bohrung). Sack- und vergrabene Bohrungen erhöhen die Fertigungskosten je nach Zahl der HDI-Lagen und Dichte der Microvias in der Regel um 10-30 %. Eine reale Anwendungshinweis von Xilinx zu einem 16-lagigen PCIe-Lagenaufbau verdeutlichte die Kosten zusätzlich: Jeder neue blinde oder vergrabene Via-Typ erhöht die Verpresskosten der betreffenden Leiterplatte um etwa 30 %.

Die zugrunde liegende physikalische Einschränkung ist das Aspektverhältnis, mit dem das Laserbohrsystem eine ausreichende Ausbeute erzielt. Die Angaben von AtlasPCB zum Einfluss auf die Ausbeute verdeutlichen diesen Zielkonflikt: Aspektverhältnisse unter 6:1 haben nur geringe Auswirkungen auf die Ausbeute; bei 8:1 bis 10:1 ist eine Optimierung erforderlich; und ab 12:1 sind Spezialanlagen nötig, mit geringerer Ausbeute und entsprechenden Preisaufschlägen. Der Grund: Die „Streufähigkeit“ der Galvanisierung – also wie viel Kupfer sich im Vergleich zur Oberfläche tatsächlich in der Mitte eines Bohrungszylinders abscheidet – sinkt von 80-90 % bei 5:1 auf 40-55 % bei 12:1.

Ist eine Leiterplatte mit hoher Lagenzahl dasselbe wie eine HDI-Leiterplatte?

Nicht automatisch. Lagenzahl und HDI-Aufbau (High Density Interconnect) sind zwei unabhängige Designachsen für hochdichte Leiterbahnführung, die sich überschneiden können, aber nicht vollständig deckungsgleich sind. Bei herkömmlichen Lagenaufbauten mit Durchkontaktierungen liegen die minimalen Bohrungsdurchmesser typischerweise bei etwa 0,2mm für Lagenzahlen von 4-8, die Datenraten von rund 10Gbps unterstützen.

Bei HDI-Aufbauten kommen typischerweise minimale Bohrungsdurchmesser von 0,075mm oder weniger auf Leiterplatten mit 8-32+ Lagen zum Einsatz, die 56-112Gbps und mehr unterstützen. Die gleiche Sorgfalt bei der Verpressung und Zuverlässigkeit, die in einer Studie des NASA Glenn Research Center zur Verpressung von Flex-Leiterplatten beschrieben wird, gilt für einen HDI-Aufbau mit vielen Mikrobohrungen ebenso wie für einen herkömmlichen Lagenaufbau mit Durchkontaktierungen. Eine Leiterplatte mit 16-24 Lagen kann also als herkömmlicher Lagenaufbau ausschließlich mit Durchkontaktierungen, als vollständiges HDI-Design oder als Lösung zwischen diesen Varianten ausgeführt werden – die Lagenzahl allein ist nicht ausschlaggebend. Einen ausführlichen direkten Vergleich finden Sie in unserem Vergleich von HDI- und Multilayer-Leiterplatten.

Eine wirklich kontraintuitive, um es klar zu sagen, und erwähnenswerte Aussage lautet: Mehr Lagen sind nicht unbedingt besser. Drei voneinander unabhängige Leiterplattenhersteller – ohne jeglichen Bezug zueinander – kommen genau zum selben Schluss. Einer formuliert es so deutlich wie kaum ein anderer Engineering-Blog, den wir für diese Recherche gefunden haben: „Die Lagenzahl ist das Symptom, für das Sie bezahlen. Der Lagenaufbau ist das eigentliche Problem.“ Ein anderer stellt es direkt gegenüber: „Eine gut entwickelte 4-Lagen-Leiterplatte kann eine schlecht entwickelte 6-Lagen-Leiterplatte übertreffen. Entscheidend sind die passende Zuordnung der Lagen und ein korrekter Lagenaufbau, nicht einfach die Lagenzahl.“ Ein dritter bezeichnet es schlicht als verbreitetes Missverständnis, mit dem Leiterplattenhersteller häufig konfrontiert werden: „Ein häufiges Missverständnis ist, dass mehr Lagen automatisch eine höhere Qualität bedeuten … Tatsächlich hängt die Leiterplattenqualität von strengen Designgrundsätzen, präziser Prozesssteuerung und zuverlässigen Fertigungspraktiken ab.“ Wir konnten keine akademische Quelle oder Quelle einer Normungsorganisation finden, die diese Aussage ausdrücklich trifft. Dass unabhängige kommerzielle Leiterplattenhersteller sie äußern, ist dennoch ein bemerkenswerter Hinweis, auch ohne Bestätigung durch höher eingestufte Quellen.

Wo Leiterplatten mit 16-24 Lagen tatsächlich eingesetzt werden

Server, HPC und KI-Beschleunigerplattformen

Laut dem Branchenmarktforscher Prismark hatte der Markt für Leiterplatten im Server- und Hochleistungsrechnerbereich (HPC) 2023 ein Volumen von $18 billion. Mehr als 60 % dieser Leiterplatten haben 18-24 Lagen. Bis 2025 soll das Segment im Jahresvergleich um über 20 % auf $25 billion wachsen. Bei einer typischen 24-Lagen-Serverleiterplatte sind viele Lagen der Stromversorgung und Masse zugeordnet – in der Regel etwa 8 Stromversorgungs- und 4 Masseflächen –, um die Signalintegrität effizient zu gewährleisten. Server-Mainboards für KI weisen inzwischen ebenfalls eine steigende Lagenzahl auf: von 14 Lagen im Jahr 2019 auf durchschnittlich 18-22 Lagen bis 2024. Produkte wie die PowerEdge-Reihe von Dell verwenden 20-Lagen-Leiterplatten für KI-Inferenz. Analysen des Marktes für KI-Mainboards, die sich ebenfalls auf Prismark-Daten, aber auf eine andere Fachpublikation stützen, beschreiben als gängigen Ansatz einen Hybridaufbau. Dieser umfasst typischerweise 20-30 herkömmliche Multilayer-Kernleiterplatten, ergänzt durch 2-8 HDI-Lagen (High Density Interconnect) für Bereiche mit besonders hohem Signalaufkommen. Dadurch wuchs die HDI-Leiterplattenmarktkategorie 2024 um 17,8 % und übertraf damit alle anderen Leiterplattentypen.

Luft- und Raumfahrt sowie Verteidigung

Derselbe Faktor – das Fan-out vieler Bauteile mit hoher Pinzahl – führte dazu, dass sich auch Avionik- und Verteidigungselektronik in Richtung dieser Lagenzahlen entwickelten. Hinzu kommt IPC-6012FS, ein Zusatz zu IPC-6012F für Anwendungen in der Raumfahrt sowie militärische Avionik. Die Norm setzt die Qualitätsanforderungen der IPC-Klasse 3, denen diese Leiterplatten genügen müssen – vergleichbar mit dem Anspruch der NASA-Norm für die fachgerechte Ausführung gelöteter Verbindungen in Flughardware. Laut einem Artikel von Ingenieur Brendon McHugh in Electronic Design war das Fan-out von BGAs mit hoher Pinzahl einer der Hauptgründe dafür, dass viele Designs in diesen Lagenzahlbereich fallen: „Einer der wichtigsten Gründe für umfangreiche Lagenaufbauten sind Ball-Grid-Arrays (BGAs) mit hoher Pinzahl. Bei ihnen muss dem ‚Breakout‘ oder ‚Fan-out‘ der Leiterbahnen besondere Aufmerksamkeit gelten.“ Weitere Einzelheiten zu den Designkriterien für die Luft- und Raumfahrt finden Sie in unserem Leitfaden zum Leiterplattendesign für die Luft- und Raumfahrt.

Wichtigste Erkenntnis: Nicht jede Anwendung profitiert von einer maximalen Lagenzahl. Wie ein praktischer Leiterplattenhersteller in einer Fragerunde sagte, bringen eine hohe Lagenzahl und dickes Kupfer bei Anwendungen ohne Bedarf an der entsprechenden Leiterbahndichte „eigentlich keinen Vorteil“ – „Würden Sie lieber ein iPhone oder ein iHuge mit sich herumtragen?“ Richten Sie die Lagenzahl nach den Anforderungen an Leiterbahnführung und Stromversorgungsbereiche aus, nicht umgekehrt.

Prüfung des Leiterplattenherstellers: Bewertungsschema zur Prüfung des Leiterplattenherstellers

Ein Angebotsblatt zeigt, was ein Leiterplattenhersteller nach eigenen Angaben fertigen kann. Es zeigt jedoch nicht, ob er die Fertigungsqualität anschließend überprüfen kann. Bei Leiterplatten mit 16-24 Lagen und Blind- oder Buried Vias liegt das Zuverlässigkeitsrisiko oft gerade in dieser Prüfung – dazu gehört auch das Risiko verborgener Fehler bei der Mikrovia-Galvanisierung, das im NASA-Bericht zur Zuverlässigkeit von Mikrobohrungen dokumentiert ist. Die IPC hat die Branche ausdrücklich davor gewarnt: Herkömmliche Prüfverfahren erkennen Fehler bei der Galvanisierung von Mikrobohrungen zum Ziellandefeld nicht mehr zuverlässig. Eine Leiterplatte kann daher die anfänglichen Abnahmetests bestehen und später beim Reflow-Löten, beim Umwelttest oder im Feldeinsatz ausfallen.

Genau auf diese Fragen ist der Prozess von PCBark ausgelegt: IPC-6012-Fertigungsqualität der IPC-Klasse 2/3, TDR-geprüfte Impedanzberichte für Aufträge mit kontrollierter Impedanz, 100 %-E-Test mit Flying Probe und AOI an jedem Innenlagenkern, Röntgenprüfung der BGA-Lötstellen sowie Schliff- und Mikroschliffprüfung des Innenlagenkupfers. Diese Leistungen sind Teil eines schlüsselfertigen EMS-Angebots, das von der DFM-Analyse über die SMT/THT-Bestückung bis zum Funktionstest reicht und nach ISO 9001:2015 erfolgt. Stellen Sie jedem Leiterplattenhersteller, den Sie prüfen, dieselben sechs Fragen. Die Antworten sagen mehr aus als eine Übersicht der Fertigungsmöglichkeiten.

Kosten und Vorlaufzeiten bei Leiterplatten mit 16-24 Lagen

Die Kosten der Leiterplattenfertigung für diesen Lagenzahlbereich werden je nach Quelle in unterschiedlichen Einheiten angegeben und lassen sich nicht ohne Weiteres auf einen einzelnen Wert bringen – auch das ist eine nützliche Information. Die veröffentlichte Preisliste eines Herstellers nennt für einen Prototyp mit 24 Lagen (1-10 Stück) $800-2.500 pro Leiterplatte. In der Serienfertigung kosten FR4-Aufbauten $150-400 pro Leiterplatte; hochwertige Materialien mit geringen Verlusten erhöhen den Preis um 40-60 %. Eine unabhängig veröffentlichte, prozentbasierte Berechnung geht davon aus, dass jede zusätzliche Kupferlage die Fertigungskosten gegenüber einer einfachen 2-Lagen-Leiterplatte um etwa 10-20 % erhöht. Bei einer 6-Lagen-Leiterplatte verdoppelt sich der Preis im Vergleich zu einer gleich großen 2-Lagen-Leiterplatte beinahe. Blind- und Buried Vias oder Via-in-Pad-Strukturen schlagen je nach Lagenzahl zusätzlich mit 30-50 % zu Buche. Beide Ansätze weisen in dieselbe Richtung: Die Kosten steigen schneller als die Lagenzahl. Keiner ersetzt jedoch ein projektspezifisches Angebot. Ein Teil dieser Kosten entsteht durch den zusätzlichen Presszyklus, den jede Änderung der Via-Struktur erfordert. Genau diesen Kostentreiber soll ein Patent von 2026 für ein laminiertes Substrat umgehen, indem es die Belastung verringert, die ein Via beim Verpressen auf das umgebende Material ausübt.

Die Schätzungen zum globalen Leiterplattenmarkt gehen unter Marktforschungsunternehmen so weit auseinander, dass jeder einzelne Wert mehr Genauigkeit suggerieren würde, als ein einzelner Bericht tatsächlich bietet. Ein Bericht, der von TrendForce auf Basis koreanischer und taiwanischer Fachpresse sowie Zolldaten zusammengestellt wurde, beziffert den Markt 2025 auf etwa $92 billion und nennt ein KI-bedingtes Wachstum von 28-35 %. Ein anderes unabhängiges Marktforschungsunternehmen schätzte das Marktvolumen 2025 auf $74 billion und erwartet einen Anstieg auf $130 billion bis 2034. Ein drittes bezifferte den Markt 2025 auf $80 billion und prognostizierte bis 2032 eine durchschnittliche jährliche Wachstumsrate (CAGR) von 5,2 %. Betrachten Sie konkrete Angaben zu Marktgröße oder CAGR – auch die hier genannten – als richtungsweisend, nicht als maßgeblich.

Wohin sich die Lagenzahlen entwickeln: KI/ML, 800G-Netzwerke und HPC

Die Nachfrage nach KI-Beschleunigern und 800G-Netzwerken verknappt branchenweit die Fertigungskapazitäten für Leiterplatten mit sequenzieller Verpressung. Die Importpreise für kupferkaschiertes Laminat erreichten im März 2026 $20.728 pro Tonne und lagen damit laut einer Zusammenstellung von TrendForce auf Basis koreanischer und taiwanischer Fachpresse sowie Zolldaten 74,5 % über dem Vorjahreswert. Seit Beginn der Aufzeichnungen im Jahr 2000 hatten die Importpreise erstmals die Marke von $20,000/ton überschritten.

Für alle, die eine Leiterplatte mit 16-24 Lagen für einen Zeitplan im Jahr 2026 planen, ist die praktische Konsequenz klar: Sichern Sie sich die Fertigungskapazität früh im Designzyklus und nicht erst nach dem Tape-out. Die Material- und Prozesskapazitäten, auf die dieser Lagenzahlbereich angewiesen ist, stehen nachweislich unter zeitlich belegtem Druck. Es handelt sich nicht um ein hypothetisches künftiges Risiko.

Das ist kein Einzelfall. Der Forschungsbereich von TrendForce erklärt, dass NVIDIAs neueste Rubin-GPU-Generation „die Nachfrage nach fortschrittlichen Substraten und Leiterplattenmaterialien neu gestaltet“ und deutlich mehr Lagen als ihre Vorgänger aufweist. Unabhängige Fachberichte, die Prismark zitieren, bestätigen, dass KI-Mainboards inzwischen hybride Designs mit 20-30+ Lagen und HDI verwenden und dass die HDI-Kategorie 2024 um beachtliche 17,8 % wuchs – stärker als jede andere Leiterplattenklasse. Ein auf Netzwerktechnik spezialisiertes Analyseunternehmen bestätigt unterdessen, dass der Übergang zu 800G/1.6T den Netzwerkbereich dieses Trends antreibt. Es prognostiziert, dass der Markt für Ethernet-Netzwerke zur KI-Skalierung bis 2030 ein Volumen von über $100B erreichen wird. Auch die Entwicklungstechnik bei Leiterplattenherstellern reagiert bereits auf diese Nachfrage: Ein 2026 angemeldetes Patent für Rückwärtsbohren für Server-Mainboards und Hochgeschwindigkeits-Interposer ist ein konkretes Zeichen dafür, wohin sich die Entwicklung der Via-Strukturen bei steigenden Lagenzahlen über den heutigen Bereich von 16-24 hinaus bewegt.

Häufig gestellte Fragen