Conception d’un PCB de 32 à 42 couches : empilement, vias et intégrité du signal

Un PCB de 32 à 42 couches est un circuit imprimé multicouche à très grand nombre de couches, conçu pour les applications qu’un PCB de 16 à 24 couches ne permet pas de router à la densité requise : cartes de fond de panier pour serveurs HPC/IA, cartes de ligne télécom 400G-800G et systèmes aérospatiaux et de défense. À ce niveau, il faut recourir à la lamination séquentielle, définir une stratégie de vias borgnes et enterrées et contrôler étroitement l’impédance. Cette solution n’est pas automatiquement préférable à un nombre de couches inférieur lorsque la conception ne l’exige pas.

Ce guide s’adresse aux ingénieurs concepteurs, et non aux acheteurs. Si vous cherchez un fabricant et souhaitez savoir comment vérifier son équipement, ses certifications et ses tarifs, il s’agit d’une autre démarche que la conception de l’empilement d’un PCB. Ce guide porte sur la planification de l’empilement, la conception des vias et les décisions relatives à l’intégrité du signal, à prendre avant d’envoyer un fichier Gerber en fabrication.

Qu’est-ce qu’un PCB de 32 à 42 couches et où est-il vraiment utilisé ?

Un PCB composé de 32 à 42 couches de cuivre distinctes, liées entre elles par un matériau diélectrique placé entre chaque paire, est appelé PCB de 32 à 42 couches. Il représente le niveau supérieur des PCB multicouches, bien au-delà des 4 à 16 couches des produits électroniques grand public et des 16 à 24 couches couramment présentes dans les cartes de ligne réseau et les systèmes de commande industrielle.

Les applications réelles se répartissent en quatre grandes catégories : les cartes de fond de panier pour serveurs de calcul haute performance (HPC) et accélérateurs d’intelligence artificielle (IA), qui nécessitent une densité de routage très élevée pour plusieurs interfaces mémoire HBM et liaisons entre puces ; les cartes de ligne pour commutateurs et routeurs télécom 400G/800G prenant en charge plusieurs canaux SerDes PAM4 à 112 Gbps ; les systèmes aérospatiaux et de défense, comme ceux décrits dans le guide de conception de PCB haute vitesse de la NASA, notamment les circuits de traitement des signaux radar et les calculateurs avioniques ; et les équipements avancés d’imagerie médicale, comme les sous-systèmes d’acquisition de données des scanners CT et IRM. Ces quatre applications ne se caractérisent pas par un besoin général d’ajouter des couches, mais par une combinaison précise de facteurs : des boîtiers BGA à très grand nombre de broches (généralement 1 500+), plusieurs interfaces différentielles haute vitesse, chacune nécessitant son propre plan de référence, et un système d’alimentation comportant plus de rails de tension indépendants qu’un empilement avec moins de couches ne peut en accueillir proprement.

Cette discipline d’empilement des couches s’applique que l’application finale soit une carte de fond de panier HPC/IA, une infrastructure de télécommunications ou un système aérospatial. Ce qui change d’une application à l’autre, c’est le niveau de qualification requis, et non les principes physiques de l’enregistrement, des feuilles de cuivre et des couches diélectriques liées sous l’effet de la chaleur et de la pression. Avant de s’engager dans une conception complète de 32 à 42 couches, la plupart des équipes d’ingénierie demandent d’abord des prototypes de PCB comportant moins de couches, afin de valider le schéma et de vérifier que les capacités déclarées par un fabricant potentiel en matière de distribution électrique et de maîtrise des procédés correspondent bien à sa fiche technique. Les capacités de fabrication de précision sont faciles à déclarer, mais plus difficiles à vérifier sans disposer d’un circuit imprimé physique.

Avez-vous vraiment besoin de 32 à 42 couches ? Le seuil en 3 questions pour déterminer le nombre de couches nécessaire

Le seuil en 3 questions pour déterminer le nombre de couches nécessaire sert de filtre : le nombre de broches de votre BGA, le nombre d’interfaces différentielles ou le nombre de rails d’alimentation indépendants dépasse-t-il à lui seul ce qu’un empilement de 16 à 24 couches peut prendre en charge tout en fournissant un plan de référence adapté à chaque couche de signal ? Si la réponse aux trois questions est « non », un circuit imprimé avec un nombre de couches adapté sera plus avantageux qu’un modèle surdimensionné de 32 à 42 couches en matière de coût, de délais et, ce qui peut sembler contre-intuitif, de fiabilité, car chaque nouvelle étape de lamination augmente le risque de décalage d’enregistrement.

Deux fabricants indépendants confirment ce risque fondamental sans s’être consultés. L’un d’eux indique : « Au-delà de 30 couches, le rendement peut chuter considérablement, ce qui fait augmenter le coût total », selon les termes d’un professionnel qui fabrique des circuits imprimés, et non d’un argumentaire publicitaire. Une étude distincte sur la précision d’enregistrement de Missouri University précise : « Un mauvais enregistrement entre couches dans les empilements à grand nombre de couches […] peut entraîner des courts-circuits sur les couches internes, une réduction de la couronne annulaire, des défauts de raccordement des vias, des écarts d’impédance et une baisse de rendement. » Il s’agit de la même série de défaillances, décrite autrement : un écart de quelques dizaines de microns par rapport à la cible suffit.

Cela ne signifie pas qu’il ne faut jamais choisir ce niveau lorsqu’il est absolument nécessaire ; cela signifie simplement qu’il faut se poser les trois questions avant de s’engager pleinement. Voici un exemple concret tiré du témoignage d’un ingénieur en activité : un concepteur a expliqué que son circuit imprimé comptait 2 couches au départ, puis 14 au fil de la vie d’un produit commercialisé pendant quelques années. Durant cette période, il a également suivi l’évolution de la vitesse, de 6MHz à 133MHz, et de la largeur des pistes, de 12 mil à 4 mil. Le nombre de couches a donc augmenté au fil des besoins, au lieu de choisir un nombre excessif dès le premier jour. Les coûts suivent une évolution exponentielle similaire : les données de fabrication accessibles au public indiquent qu’un PCB de 32 couches peut coûter entre 12x et 18x le prix d’un circuit imprimé de base à 2 couches. Il s’agit d’un ordre de grandeur, pas d’un devis réel ; demandez un devis correspondant à votre empilement. Au-delà d’environ 30 couches, le coût augmente encore sous l’effet des matériaux à faibles pertes, du nombre de laminations, etc.

Élaborer l’empilement : affectation des paires de plans et symétrie

Une fois que ce seuil de nécessité confirme le besoin de ces couches, la planification de l’empilement commence par l’affectation des paires de plans, et non par le nombre total de couches, selon le même principe d’adjacence des plans que celui présenté dans le guide de conception de PCB haute vitesse de la NASA. Chaque couche de signal doit être adjacente à un plan de référence : une couche de signal située à plus de deux couches de son plan de référence ne garantirait pas une bonne intégrité du signal et risquerait de ne pas satisfaire aux essais CEM, quel que soit le nombre total de couches du PCB. En général, la planification consiste d’abord à désigner les paires de plans d’alimentation et de masse autour des couches de signal les plus rapides, puis à répartir les couches de signal entre ces paires afin que chacune se trouve à une couche au plus de son plan de référence. Enfin, les signaux les plus lents et les alimentations secondaires sont placés sur les couches restantes.

Le calculateur de marge d’enregistrement doit servir à définir vos tolérances : une fiche officielle de capacités de fabrication indique un enregistrement entre couches pouvant atteindre ±35µm. Prenez cette valeur comme référence lorsque vous demandez une « tolérance serrée ». Une valeur précise et documentée de ±35µm est nettement plus serrée que la « règle empirique » de 5-mil (0,127mm) que beaucoup appliquent aux PCB de 50 couches et plus. Ce dernier chiffre reste toutefois une règle empirique du secteur, et non une référence normalisée de manière indépendante. Considérez donc la valeur de ±35µm comme un chiffre à vérifier auprès de chaque fabricant, et non comme un rapport de comparaison. Chaque cycle de lamination séquentielle consomme une partie de la marge de tolérance ; une répartition équilibrée du cuivre est donc importante, au même titre que le nombre de couches. Une répartition inégale du cuivre entraîne une dilatation différentielle et un gauchissement sous l’effet de la chaleur et de la pression, ce qui peut déformer physiquement le PCB. Le défaut peut n’apparaître qu’après l’assemblage.

Si vous vous trompez d’empilement dès cette étape, comme l’indique un guide de conception destiné aux ingénieurs d’un fournisseur de solutions EDA, vous commettez « l’une des erreurs les plus fréquentes à l’origine d’échecs et de rejets en fabrication ». Il est bien moins coûteux de corriger le problème dans le logiciel que de le découvrir après la première fabrication du circuit imprimé.

Vias HDI : l’éventail des stratégies de vias

Les structures à vias borgnes, enterrées et dans la pastille répondent à un seul enjeu. Sur les circuits imprimés qui n’utilisent que des trous traversants, ces vias consomment inutilement des ressources de routage sur les couches intermédiaires lorsqu’ils traversent l’empilement. Selon les échanges entre les ingénieurs qui conçoivent actuellement des circuits imprimés sur les forums, le consensus est général : les vias borgnes et enterrées ne sont nécessaires que lorsque la densité des composants et l’espace disponible l’imposent ; ils ne constituent pas une approche standard. Dans l’éventail des stratégies de vias, de la solution la moins chère à la plus coûteuse, on trouve d’abord le via traversant, qui entraîne la plus grande perte de ressources de routage ; le via borgne relie une couche externe à une ou plusieurs couches internes ; le via enterré relie uniquement des couches internes ; enfin, le via dans la pastille, rempli de cuivre, facilite le routage entre les pastilles BGA rapprochées. L’approche de réduction des pastilles décrite dans le brevet US9711441B2, accordé pour une pastille PTH réduite permettant le routage dans le cœur, illustre une façon documentée de gérer précisément ce compromis.

Que sont les vias borgnes et enterrées dans un PCB ?

Les vias borgnes relient une couche externe à une ou plusieurs couches internes sans traverser toute l’épaisseur du circuit imprimé. Les vias enterrées relient deux couches internes ou plus sans toucher aux couches externes. Toutes deux libèrent des chemins de câblage qui seraient autrement indisponibles sur les couches traversées ; ce problème se pose notamment avec un via traversant sur un BGA à grand nombre de broches, lorsque le routage d’échappement est limité.

Avant de spécifier un type de via, commencez par calculer le rapport d’aspect : il correspond à la profondeur de perçage divisée par le diamètre fini du trou. Prenons les valeurs minimales documentées habituelles pour les capacités « 32-42 couches » (un trou mécanique de 0,10mm et un via laser de 0,050mm). Avec un empilement de 3mm d’épaisseur et un perçage mécanique de 0,10mm, le rapport d’aspect est de 3.0mm/0.10mm = 30:1. Cela met déjà à l’épreuve les limites de métallisation fiable des trous mécaniques. Avec un microvia laser de 0,050mm, une section similaire de 3mm ne pourrait pas présenter la même profondeur de perçage sans un rapport d’aspect extrêmement faible, car le microvia ne traverse pas tout l’empilement. C’est précisément pourquoi on utilise des structures composées de vias borgnes et enterrées plutôt qu’un seul trou traversant long. Calculez ce rapport en fonction de l’épaisseur de votre empilement et du diamètre minimal des trous avant d’arrêter votre stratégie.

Tous les vias n’ont pas la même fiabilité, une nuance souvent négligée dans les discussions consacrées uniquement au routage. Des essais sur des microvias empilées ont montré que les empilements à 2 niveaux étaient environ 20 fois plus fiables que ceux à 4 niveaux en nombre de cycles thermiques avant défaillance, pour les échantillons testés. Cela ne remet pas en cause la nécessité d’un empilement plus élevé dans certaines conceptions, mais montre que le « nombre de niveaux de microvias empilées » est un facteur de fiabilité distinct, qui ne découle pas simplement du choix entre « via borgne, enterré ou dans la pastille ». Il faut donc demander au fabricant les résultats des essais portant sur les vias empilés.

Autre aspect à prendre en compte au-delà du routage : une étude de 2023 évaluant l’utilisation de signaux PAM4 à 112 Gbps a confirmé que même les PTH traversants restent adaptés à cette vitesse, à condition que la géométrie des vias et leur métallisation soient vérifiées de manière indépendante par le fabricant. Cependant, en reproduisant la conception sur les lignes d’un autre fabricant, la même étude a observé une réduction de la bande passante des vias. Il ne faut pas en conclure que « les PTH sont efficaces, inutile de poursuivre votre lecture, gardez-les simplement ». Le type de via indiqué dans la fiche technique ne représente que la moitié de l’équation : les performances du fabricant doivent être démontrées, et non présumées.

Intégrité du signal et contrôle de l’impédance à 25+ Gbps

Impédance contrôlée. Tout signal transmis sur une piste se comporte comme dans une ligne de transmission, et non comme dans un simple fil. Toute discontinuité de la ligne (par exemple un via, un changement de couche ou un connecteur) entraîne une réflexion partielle du signal vers sa source. À basse fréquence, ces réflexions s’atténuent avant de provoquer des problèmes. Mais à des débits d’environ 25 Gbps et plus, l’intervalle entre les bits est si court que le signal réfléchi atteint le récepteur alors que le bit suivant est encore en cours d’échantillonnage, ce qui ferme le diagramme de l’œil. C’est la raison fondamentale de deux règles de conception présentes dans tout empilement de 32 à 42 couches : la tolérance d’impédance contrôlée et le perçage arrière.

Une fiche de capacités de fabrication documentée pour un procédé de 32 à 42 couches indique une tolérance de 5 % pour l’impédance contrôlée au niveau maximal (plus serrée que les 10 % généralement rencontrés pour 4 à 12 couches). Une paire différentielle doit présenter la même impédance sur ses deux conducteurs afin d’éviter la conversion de mode, mécanisme par lequel l’énergie quitte le mode différentiel et devient un signal en mode commun qui rayonne des interférences électromagnétiques (IEM). Le perçage arrière retire la partie inutile d’un via traversant après sa connexion aux couches internes requises. Au-delà de 25 Gbps, la partie inutilisée du via située au-dessus du point de connexion devient une antenne stub qui résonne à une fréquence d’intérêt. Par conséquent, vers 25 Gbps et au-delà, le perçage arrière n’est pas facultatif. La permittivité complexe du matériau doit être mesurée avec précision sur le spectre du signal afin d’en tenir compte correctement dans la simulation. La note technique du NIST sur la mesure des diélectriques précise elle aussi que cette mesure est nécessaire à une analyse exacte. « Une mesure précise de la permittivité complexe […] peut avoir une incidence importante sur l’analyse des pistes de circuits imprimés et leur aptitude à transmettre des signaux avec une distorsion et une diaphonie négligeables. »

Qu’est-ce que la règle des 3-W en conception de PCB ?

La règle des 3-W indique que, pour maintenir les IEM à un niveau acceptable dans un empilement dense multicouche, l’espacement entre pistes (S), mesuré de bord à bord, doit être au moins égal à trois fois la largeur de piste (W). Un espacement trop faible augmente le couplage entre pistes adjacentes ; un espacement trop grand gaspille un espace limité sur le circuit imprimé.

L’espace disponible sur un empilement de 32 à 42 couches est généralement très contraint par les BGA haute densité (matrices de billes). La règle des 3-W est donc souvent mise à l’épreuve pour augmenter la densité de routage. L’affectation des couches en fonction des paires différentielles devient alors encore plus importante : elle consiste à isoler les paires différentielles haute vitesse sur quelques couches dédiées.

Qu’est-ce que la règle des 20-H pour le blindage du plan d’alimentation ?

La règle des 20-H concerne un autre chemin de propagation des IEM : le débordement du champ électromagnétique à partir des plans d’alimentation et de masse. Le retrait du plan d’alimentation par rapport au plan de masse sur une distance égale à 20 fois l’espacement diélectrique entre les deux plans (H) limite ce débordement.

Sur un circuit imprimé de 32 à 42 couches, qui peut compter six à huit plans de masse et de nombreuses tensions d’alimentation différentes, cette règle peut fortement limiter la taille du circuit et la forme des plans ; elle ne se résume donc pas à une simple note de bas de page dans la documentation de conception.

Choix des matériaux : stratifiés à faibles pertes pour les empilements à très grand nombre de couches

À ce niveau, les circuits imprimés rigides dépendent autant du choix du préimprégné que de celui du stratifié de cœur : le système de résine qui lie chaque paire de pistes de cuivre à la couche voisine doit résister à quatre à six cycles de lamination sans se dégrader. C’est une exigence très différente de celle d’un prototype 4 couches fabriqué en urgence.

À ce niveau, le choix des matériaux relève d’un compromis entre Dk/Df et coût : il n’existe pas de solution « idéale » unique. Le FR-4 standard et le FR-4 à Tg élevé peuvent convenir aux plans d’alimentation et aux couches de signaux à basse vitesse d’un circuit imprimé de 32-42 couches ; seules les couches qui transportent des signaux à 25+ Gbps nécessitent un matériau à faibles pertes, comme Rogers, Isola ou la famille Megtron de Panasonic. C’est précisément un faible Df aux hautes fréquences qui compte. Pour maîtriser les coûts d’un circuit imprimé de 32-42 couches, on utilise souvent un empilement hybride : les matériaux à faibles pertes sont réservés aux couches de signaux haute vitesse et le FR-4 est employé pour les autres.

Le choix des matériaux est également un facteur déterminant pour l’impédance, abordée dans la section précédente : les diélectriques, comme leur épaisseur, entrent dans le calcul de l’impédance, et non l’inverse. Lorsque vous indiquez une cible d’impédance avec l’empilement des couches et les spécifications des matériaux, veillez à les définir conjointement, et non séparément. Les travaux de R&D en cours sur les matériaux vont dans le même sens : une demande de brevet déposée en 2024 pour un diélectrique non tissé inorganique mince revendique son adéquation aux « applications à grand nombre de couches, ainsi qu’aux circuits imprimés HDI », ce qui confirme que le développement de diélectriques à faibles pertes suit l’évolution des autres tendances à ce niveau.

Ce que la lamination séquentielle implique pour vos choix de conception

La fabrication d’un circuit imprimé de 32-42 couches ne se fait pas en une seule pression : elle consiste à assembler plusieurs sous-ensembles de couches internes, chacun lié à un substrat de cœur, puis à les presser au cours de 4 à 6 cycles de lamination. Les vias entre couches sont percées, métallisées et remplies de cuivre pendant ces cycles.

Pour la conception, cela signifie qu’à chaque cycle de pressage, toutes les couches précédentes subissent une nouvelle application de pression et de chaleur, ce qui crée une autre occasion de perte de repérage, comme indiqué précédemment.

Pendant la lamination séquentielle, les couches internes doivent être positionnées successivement dans des couches de cœur préimprégnées, puis pressées sous chaleur et pression. Ces cycles de lamination peuvent se répéter des dizaines de fois pour certains circuits imprimés. Si un contrôle échoue lors d’un cycle précoce, il faut intervenir immédiatement : un cycle de lamination supplémentaire est prévu et il est généralement trop tard pour accéder à la couche défectueuse. Un écoulement excessif de résine peut créer une zone appauvrie dans le diélectrique ou, à l’inverse, éliminer complètement le diélectrique (par exemple en créant des vides dans la piste). Un écoulement insuffisant crée des interstices. De plus, toute pression inégale sur le panneau se retrouve intégrée aux couches laminées. Rien de tout cela ne justifie d’éviter la lamination séquentielle lorsqu’une conception exige réellement autant de couches, mais cela explique pourquoi l’ingénieur de conception ne doit pas considérer le « nombre de couches comme une variable gratuite ». Chaque couche ajoutée à la conception implique un cycle de lamination qui mobilise des ressources, du temps et un budget supplémentaires, et ne constitue pas simplement un incrément passif de la capacité de routage des signaux.

Erreurs de conception courantes : anatomie des défaillances des circuits imprimés à grand nombre de couches

Les défaillances des circuits imprimés à grand nombre de couches se répartissent en quatre grandes catégories. Ce sont les causes courantes d’échec lors de la première fabrication de conceptions de 32-42 couches. Chacune découle d’une cause fondamentale différente et appelle un remède spécifique.

Préparation des fichiers de conception : les documents à fournir avant l’envoi

Évaluer l’équipement et les certifications de votre fabricant est une chose ; s’assurer que vos propres fichiers de conception sont prêts à lui être transmis en est une autre. La plupart des guides sur les circuits imprimés à grand nombre de couches traitent surtout du premier point. Pour qu’un circuit imprimé de 32-42 couches ait des chances réalistes d’être fabriqué avec succès, les fichiers de conception doivent contenir suffisamment d’informations pour permettre à l’ingénieur procédés du fabricant d’évaluer la faisabilité, sans échanges successifs de courriels pour obtenir des précisions. C’est la même exigence d’exhaustivité que celle imposée aux fichiers de conception par le Guide de conception des circuits imprimés haute vitesse de la NASA.

Chaque conception d’empilement des couches de PCB présente ses propres défis de fabrication lorsque le nombre de couches atteint ce niveau. Le type de fichiers compte autant que leur contenu : un dossier de conception ambigu sur les transitions de vias entre les couches, ou qui suppose que le fabricant déduira comment les couches de cuivre sont laminées et métallisées, entraîne précisément les échanges de courriels de clarification que cette section vise à éviter. Les techniques avancées de fabrication d’un circuit imprimé multicouche à ce niveau — lamination séquentielle, perçage à profondeur contrôlée, contrôle de chaque cœur — ne sont utiles que si le fichier de conception indique clairement ce que le fabricant doit produire. Les équipes qui gèrent plusieurs projets de circuits imprimés avec ce nombre de couches apprennent à normaliser une fois leurs notes de procédé de fabrication des circuits imprimés, plutôt que de les redéfinir pour chaque conception. Sinon, elles doivent relever les mêmes défis de fabrication à chaque nouvelle fabrication de circuits imprimés multicouches.

Un schéma clair de l’empilement des couches indiquant comment les couches du PCB sont connectées — et précisant exactement où se trouvent les connexions électriques entre elles — permet à l’équipe de contrôle des procédés du fabricant de comprendre réellement le comportement du PCB sous l’effet de la chaleur de lamination, au lieu de devoir procéder à la rétro-ingénierie de conceptions complexes. C’est ce qui distingue un procédé de fabrication fluide de circuits imprimés multicouches d’un lot mis au rebut en cours de fabrication et d’assemblage. Cette même transmission des informations conditionne aussi le bon déroulement de l’assemblage des composants : après la fabrication, un circuit imprimé de 32-42 couches destiné au placement SMT et au refusion doit encore réussir l’assemblage de circuits imprimés et le contrôle optique automatisé (AOI) avant de pouvoir être expédié. Un fabricant qui assure sur un même site la fabrication de circuits imprimés multicouches et l’assemblage de circuits imprimés évite de transférer un circuit imprimé dense, comportant de nombreuses couches internes, entre deux fournisseurs en cours de fabrication.

Cette demande répond directement au manque de vérification du fabricant mentionné plus tôt dans l’article : en exigeant dès le départ des preuves réelles fournies par un coupon d’essai, la conception impose de faire la preuve avant le début de la fabrication, plutôt qu’après le retour de l’assemblage d’un circuit imprimé défectueux avec un prototype qui n’aurait jamais dû être commandé.

Perspectives du secteur : ce qui stimule la demande de circuits imprimés à plus grand nombre de couches

La hausse de la demande de circuits imprimés de 32-42 couches s’explique concrètement non par une tendance générale du secteur comme la « croissance », mais par l’architecture des serveurs d’IA et de calcul haute performance (HPC), qui commence à se déployer à grande échelle. Pour une équipe de conception qui reporte le sujet à plus tard, le risque est de devoir tout gérer dans l’urgence au moment de demander un devis, lorsque les délais de livraison des matériaux à faibles pertes s’avèrent impossibles à réduire autant que ceux du FR-4. Les interfaces mémoire HBM à grand débit, la connectivité dense entre puces et une alimentation de carte de plusieurs centaines de watts (500W+) réunissent exactement les trois facteurs du tableau sur le seuil de nécessité du nombre de couches présenté plus tôt dans cet article. Ils convergent sur un même circuit imprimé : on retrouve cette combinaison dans les racks de centres de données hyperscale, mais aussi de plus en plus dans les cartes de fond de panier d’avionique aérospatiale et les demandes de devis pour des cartes de ligne RF de télécommunications auxquelles répond l’équipe d’ingénierie de PCBark. Des articles du secteur indiquent que la part de l’IA dans la demande globale de circuits imprimés augmente fortement entre 2025 et 2026, ce qui correspond aux demandes que nous recevons pour cette catégorie de conception.

Pour les cycles de conception 2026-2027, voici la démarche à suivre : si vos conceptions de circuits imprimés évoluent vers le SerDes 400G/800G ou des configurations mémoire comportant plusieurs HBM, prévoyez dès le départ la disponibilité de matériaux diélectriques à faibles pertes et/ou hybrides, au lieu d’attendre la demande de devis. Les équipes qui attendent cette étape pour évoquer les matériaux rencontrent souvent le même problème : le fabricant annonce un délai de 12+ semaines pour un stratifié à faibles pertes, alors qu’un stratifié FR-4 aurait été expédié en quelques jours, et le retard de planning retombe sur l’équipe de conception, pas sur le fournisseur de matériaux. Les délais des matériaux à faibles pertes utilisés pour les signaux à 25Gbps+ ne se réduisent pas aussi rapidement que ceux du FR-4. Et cette catégorie évolue, comme le montrent les brevets sur les matériaux diélectriques inorganiques qui commencent à apparaître.

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