Diagrama de olho explicado: como ler altura, largura e jitter do olho em PCBs de alta velocidade

Por GW | Última atualização: novembro de 2026 (Atualizado em novembro de 2026)

No mundo da eletrônica, um diagrama de olho examina canais de comunicação serial em vez da anatomia humana, embora o formato de sua forma de onda lembre uma parte do olho. De acordo com o estudo de validação de canais CEM PCIe 7.0 do Signal Integrity Journal, os links PCI Express aumentaram a velocidade de 2.5 GT/s nas gerações anteriores para 64 GT/s no PCIe 6.0 e 128 GT/s no PCIe 7.0. Da mesma forma, o intervalo unitário de símbolo diminuiu de 400 ps para 15.625 ps. Com essas velocidades mais altas, o efeito pelicular e a perda dielétrica nas trilhas de cobre causam distorção de sinal e reflexões indesejadas que podem fechar o olho não equalizado antes que ele alcance o latch do receptor.

O que é um diagrama de olho na eletrônica de alta velocidade?

Em canais de alta velocidade, um diagrama de olho é uma imagem estatística de persistência criada em um osciloscópio que sobrepõe segmentos consecutivos de intervalos unitários em uma janela composta para revelar atenuação de amplitude, interferência intersimbólica e jitter de temporização ao longo de milhões de períodos de símbolo capturados durante a verificação do link.

Todo link serial transmite um fluxo contínuo de símbolos através de uma trilha de PCB ou cabo. O guia técnico sobre diagramas de olho da In Compliance Magazine ilustra esse processo de dobramento usando todas as oito sequências de 3 bits (de 000 a 111). A sobreposição desses oito padrões de bits em uma única janela de tempo dobra bordas de subida, bordas de descida e barramentos estáveis em um único gráfico composto. O eixo vertical é a amplitude do sinal em milivolts (mV). O eixo horizontal representa o tempo normalizado para um intervalo unitário.

A duração de um intervalo unitário é igual ao inverso da taxa de símbolos. Na sinalização binária Non-Return-to-Zero (NRZ), um símbolo representa um período de bit. Um fluxo NRZ de 10 Gbps tem um UI de 100 ps. Uma via Ethernet de 25 Gbps estreita essa janela para 40 ps. A 32 GT/s no PCIe 5.0, um UI dura 31.25 ps. O estudo de validação de canais CEM PCIe 7.0 do Signal Integrity Journal acompanha essa progressão ao longo das gerações. A largura de banda do PCI Express escalou de 2.5 GT/s no início dos anos 2000 para 64 GT/s no PCIe 6.0 e 128 GT/s (64 GBaud PAM4, UI de 15.625 ps) no PCIe 7.0.

Uma captura de forma de onda de disparo único mostra uma curta duração de tempo e registra apenas algumas dezenas de bits. Erros raros de transição ficam ocultos nessas capturas de forma de onda. A persistência graduada por cor, uma ferramenta de diagnóstico, pode exibir milhões de transições e gera um histograma de densidade bidimensional. Trajetórias raras de sinal durante as transições são mostradas em pixels frios azuis e verdes. Pixels quentes vermelhos e amarelos indicam onde o sinal de dados passa a maior parte do tempo nesta ilustração. Os engenheiros usam essa tela para verificar áudio digital, links de vídeo sem compressão e backplanes de servidores multigigabit. Uma região central aberta na tela indica margem de tempo e tensão para as amostras exibidas, e o jitter e o ruído raros podem exigir uma análise estatística de cauda.

Como ler a altura do olho, a largura do olho e a porcentagem de cruzamento

Você lê um diagrama de olho medindo seis métricas geométricas principais na tela. Essas métricas são os níveis de tensão de 1 lógico e 0 lógico, a amplitude do olho, a altura vertical do olho, a largura horizontal do olho, a porcentagem de cruzamento e os tempos de subida e descida das bordas. Todas essas seis leituras definem a abertura e quantificam o desempenho do link sob carga.

Os engenheiros costumam confundir a amplitude do olho com a altura do olho. A amplitude do olho é a diferença entre a tensão média de 1 lógico (V_1,mean) e a tensão média de 0 lógico (V_0,mean). De acordo com o guia de diagrama de olho para PCBs de alta velocidade da Sierra Circuits, os osciloscópios amostram as médias de ambos os níveis ao longo dos 40% a 60% centrais do eixo de tempo horizontal. A altura do olho é a distância vertical entre os limites internos dos níveis. Uma leitura de histograma de 3 sigmas usa limites estatísticos fixos, enquanto a altura do olho baseada em BER usa contornos internos calculados para a probabilidade de erro especificada. O detalhamento de medição de forma de onda da In Compliance Magazine ilustra como os histogramas verticais definem esses limites de nível.

Usando os limites do histograma vertical de 3 sigmas do osciloscópio, o instrumento calcula:

Amplitude do Olho = V1_mean – V0_mean;
Altura do Olho (3 sigmas) = (V1_mean – 3 × sigma_1) – (V0_mean + 3 × sigma_0);
Porcentagem de Cruzamento = 100 × (V_cross – V0_mean) / (V1_mean – V0_mean).

A largura horizontal do olho mede a janela de tempo livre entre os histogramas de cruzamento de subida e descida no nível de decisão. A porcentagem de cruzamento localiza onde as bordas de subida e descida se cruzam em relação aos níveis lógicos. Um ponto de cruzamento afastado do nível médio indica assimetria vertical de cruzamento. Esse deslocamento pode surgir de taxas de variação desiguais na subida e na descida ou de distorção do ciclo de trabalho (DCD), onde as larguras de pulso alto e baixo são desiguais. A análise de transição de sinal da Sierra Circuits observa que os tempos de subida e descida são medidos entre os limiares de 10% e 90%. Os engenheiros também usam limiares de 20% e 80% ou de 30% e 70% para evitar artefatos de pre-shoot. Manter uma simetria limpa das bordas em placas multicamadas densas exige empilhamentos equilibrados, conforme detalhado em nosso guia de empilhamento de camadas e controle de impedância para PCBs de 8-12 camadas.

Como o jitter estreita a largura do olho: TJ, RJ, DJ e DCD explicados

O jitter estreita a largura horizontal do olho ao deslocar os cruzamentos por zero do sinal para antes ou depois do instante ideal do clock recuperado. O Jitter Aleatório (RJ) gaussiano ilimitado aumenta com a profundidade de observação, enquanto o Jitter Determinístico (DJ) é limitado. Para calcular o Jitter Total (TJ) na taxa de erro de bit alvo, os engenheiros precisam separar o RJ do DJ.

Conforme indicado na avaliação de margem de temporização da Sierra Circuits, a margem de tempo diminui rapidamente à medida que o jitter total se aproxima de 0.5 UI. No modelo de jitter Dual-Dirac, um jitter total de 0.5 UI resulta em uma largura horizontal do olho de 0.5 UI na BER alvo antes de contabilizar os requisitos da janela de amostragem do receptor. O jitter total é composto por duas partes:

• O Jitter Aleatório (RJ) é modelado por um ruído de temporização gaussiano ilimitado de média zero, causado por ruído térmico, ruído de disparo e ruído de cintilação nos osciladores e clocks de referência. As caudas gaussianas se estendem ao infinito positivo e negativo e, portanto, o RJ pico a pico escala com a BER alvo.
• O Jitter Determinístico (DJ) consiste em desvios de tempo limitados com uma causa física. O DJ é composto pelo Jitter Dependente de Dados (DDJ, causado pela interferência intersimbólica em diferentes sequências de padrões de bits), distorção do ciclo de trabalho (DCD) e outros tipos de jitter.

Os multiplicadores de cauda usados pelo modelo Dual-Dirac são derivados das funções de cauda de probabilidade normal gaussiana do NIST. Com base no exposto, o Jitter Total para uma determinada BER é:

TJ(BER) = DJ_delta_delta + 2 × Q(BER) × sigma_RJ; Largura do Olho(BER) = 1 UI – TJ(BER)

Para um link binário NRZ que exige uma BER de 10 -12, o fator de cauda gaussiana é Q = 7.0345, de modo que 2 × Q = 14.069. Portanto, 2 × Q = 14.069. Vejamos um exemplo prático para um link NRZ de 25 Gbps (1 UI = 40 ps). Entradas assumidas: vamos assumir DJ dd = 8.0 ps e sigma RJ = 1.5 ps. Multiplicamos 14.069 por 1.5 ps para obter 21.1 ps de jitter aleatório. Somamos 8.0 ps de DJ para obter o jitter total (TJ) para uma BER de 10-12 = 29.1 ps. Isso deixa uma largura horizontal de olho aberta = 40 ps – 29.1 ps = 10.9 ps (0.27 UI). Uma captura curta de 1.000 bits no osciloscópio pode perder excursões da cauda gaussiana e superestimar a margem horizontal do olho. A altura vertical do olho pode fornecer uma margem de tensão mais limpa. O jitter pico a pico medido de um olho descreve apenas as amostras capturadas e não descreve o jitter total na BER alvo.

Em links PAM4, a análise de jitter é ainda mais rigorosa. A análise de validação PAM4 do Signal Integrity Journal observa que, em links PAM4, a avaliação de jitter não pode depender de apenas 2 bordas de transição NRZ em relação ao clock recuperado, como ocorre nos links binários NRZ. Em vez disso, ela deve analisar 12 transições direcionadas entre todos os quatro estados de símbolo. Essa análise de 12 bordas captura o skew dependente de nível e a não linearidade de tensão.

Por que um diagrama de olho com um nível único e fino tem desempenho melhor do que um com um nível espesso e difuso?

Um nível único e fino na representação visual de um diagrama de olho no osciloscópio (ou padrão de olho) indica níveis de tensão lógica altamente repetíveis em todas as transições de bits do sinal digital de alta velocidade. Essa repetibilidade maximiza a margem de ruído vertical. Um nível único espesso e difuso indica dispersão de amplitude, provavelmente causada por ruído térmico, ISI não compensada e/ou diafonia.

Da abertura do olho no osciloscópio aos contornos de BER de 10^-12 e curvas da banheira

O traçado de curvas de contorno de BER ajuda a traduzir capturas finitas do olho em previsões estatísticas de taxa de erro de bit (BER) até 10^-12 ou 10^-15. Esses contornos conectam pontos de igual probabilidade de erro ao longo da tensão e do tempo. A curva da banheira é um corte horizontal pelo centro dos contornos de BER.

A persistência em tempo real do osciloscópio sobrepõe de milhares a milhões de intervalos unitários e observa diretamente apenas a região de probabilidade de 10^-3 a 10^-6. Comprovar uma margem de BER de 10^-12 exige, portanto, extrapolação de cauda de jitter aleatório gaussiano ou convolução estatística do olho. Pela matemática de confiança binomial (1 – 0.05^1/N ≈ 3/N), observar zero erros em 10⁶ bits capturados limita a probabilidade de erro a aproximadamente 3 × 10^-6. A pesquisa sobre diagrama de olho estatístico da MDPI Electronics mostra por que a simulação transitória por força bruta não consegue preencher essa lacuna. A simulação transitória no domínio do tempo precisa amostrar 50, 64 ou 100 pontos por intervalo unitário. Executar 10¹² bits no modo transitório esgotaria a memória da estação de trabalho. Os simuladores estatísticos de olho resolvem isso fazendo a convolução da resposta ao impulso de bit único do canal com as probabilidades de transição. Eles também levam em conta codificações de linha como 8B/10B ou TMDS, onde a probabilidade de transição se desloca acima ou abaixo de 0.5.

Em links PAM4 PCIe 6.0 e PCIe 7.0, os canais físicos brutos não atingem diretamente uma BER de 10^-12 no decisor. A visão geral da especificação de correção de erros FEC e FLIT do PCIe 6.0 da PCI-SIG explica essa arquitetura em múltiplas camadas. O receptor equalizado visa uma Taxa de Erro do Primeiro Bit (FBER) pré-FEC estritamente abaixo de 10^-6. A Correção de Erros Antecipada (FEC) leve intercalada de 3 vias em FLITs fixos de 256 bytes trabalha então em conjunto com a detecção por CRC e a retransmissão de FLIT em nível de link para alcançar uma confiabilidade de link de 10^-12.

Como o teste de máscara do diagrama de olho verifica a conformidade com o protocolo?

O teste de máscara de olho examina os dados amostrados para ver se alguma forma de onda entra em uma região proibida predefinida. (Sierra Circuits) Seis pontos ao longo de um limite interno combinam-se com níveis de tensão de limite externo para definir a região proibida. A conformidade total com o protocolo exige que o teste de máscara seja realizado juntamente com testes de jitter, perda de retorno e um teste de BER do receptor equalizado.

6 padrões de distorção do diagrama de olho e o que os causa

Os formatos de distorção do diagrama de olho identificam possíveis problemas da camada física na placa. A compressão vertical aponta para perda no canal, níveis duplos apontam para ISI, reflexões ou sobreequalização, níveis difusos indicam diafonia e um cruzamento inclinado indica skew diferencial.

Aumentar a excursão de tensão quando um olho se fecha no canal agrava a paradiafonia (NEXT) e desperdiça energia. Nos canais a partir do PCIe 3.0, cada extremidade do canal (transmissor e receptor) é equalizada para ajudar a recuperar um olho fechado pela ISI do canal. Um olho passivo fechado e não equalizado, portanto, não indica necessariamente falha do canal. Para canais PAM4 PCIe 6.0 e 7.0, o estudo de conformidade de canais CEM do Signal Integrity Journal afirma que é fornecido um critério claro de aprovação/reprovação. O receptor de referência deve ser equalizado de forma a atingir uma meta de FBER pré-FEC de 10^-6 para cumprir a meta de BER de 10^-12.

Um dos defeitos mais prejudiciais na placa é um barril de via through-hole não utilizado atuando como um stub de quarto de onda aberto. Sua primeira ressonância de perda de inserção ocorre em:

f_res = c / (4 × L_stub × sqrt(Dk_eff)).

Entradas assumidas: constante dielétrica efetiva Dk_eff = 4.0 e velocidade da luz c = 11.8 in/ns. Em um backplane espesso, um stub de via de 120 mil (0.120 in) ressoa em 12.3 GHz. Isso posiciona um vale profundo de atenuação nos sinais NRZ de 25-28 Gbps. Em uma placa multicamadas padrão, um stub de 60 a 80 mil ressoa entre 18.4 GHz e 24.6 GHz. Esse vale distorce os canais PCIe 5.0 de 32 GT/s e PCIe 6.0 de 64 GT/s, conforme analisado em estudos sobre ressonância de stubs de vias no IEEE Xplore. Para verificar a perda do canal em painéis de produção, o Método 2.5.5.12A da IPC-TM-650 define cinco métodos de teste de perda de inserção, incluindo Single-Ended TDR to Differential Insertion Loss (SET2DIL, Método D) e parâmetros S via VNA no domínio da frequência (Método E). O SET2DIL captura a perda de inserção total do cupom, incluindo as transições de via. A perda total combina os mecanismos de perda elétrica no condutor e no dielétrico.

Mapa de diagnóstico de fechamento do olho com 6 assinaturas

Esta matriz de diagnóstico relaciona seis distorções do olho no osciloscópio (com subcasos para ISI em comparação com sobreequalização e NEXT em comparação com FEXT) aos seus mecanismos eletrônicos, às causas-raiz nas PCBs e aos testes de laboratório que as confirmam.

Diagramas de olho NRZ e PAM4 em PCIe, Ethernet, USB e DDR

Um diagrama de olho NRZ usa dois níveis de tensão para transmitir 1 bit por intervalo unitário com uma única abertura de olho. Um diagrama de olho PAM4 usa quatro níveis de tensão para transmitir 2 bits por intervalo unitário. Com excursão de tensão total igual e níveis igualmente espaçados, o PAM4 empilha três olhos verticais e incorre em uma penalidade de SNR vertical de 9,54 dB.

Empacotar dois bits em cada símbolo reduz pela metade a frequência fundamental de Nyquist em comparação ao NRZ. O PCIe 6.0 transmite a 64 GT/s usando PAM4 de 32 GBaud com uma frequência de Nyquist de 16 GHz. O PCIe 7.0 dobra a taxa de transferência para 128 GT/s usando PAM4 de 64 GBaud e uma frequência de Nyquist de 32 GHz. Entretanto, dividir a mesma excursão total de tensão do transmissor entre três aberturas verticais de olho reduz o espaçamento entre níveis adjacentes a um terço (20 × log₁₀(3) ≈ 9,54 dB de penalidade de SNR). Em canais PAM4, a ISI e a temporização desigual de transição ao longo das 12 transições direcionadas também afetam as três aberturas horizontais de olho. Os testes de canais CEM PAM4 a 128 GT/s do Signal Integrity Journal encontraram uma perda de aproximadamente 33% no tamanho horizontal disponível do olho em comparação ao NRZ, sob condições semelhantes.

Para levar em conta a compressão desigual dos olhos PAM4, as normas definem requisitos rigorosos para a Razão de Descasamento de Separação de Níveis (R_LM). Os requisitos de transmissor PCIe 7.0 do Signal Integrity Journal especificam uma SNDR mínima de 34 dB e um jitter total não correlacionado de 2.0 ps pico a pico. O requisito também define que R_LM seja 0.95 e que o jitter de fase filtrado do clock de referência seja inferior a 67 femtossegundos RMS. Em links multigigabit do PCIe 3.0 ao PCIe 7.0, a especificação permite que um olho físico não equalizado no pino do receptor pareça completamente fechado. A conformidade é avaliada pelo olho virtual após a Equalização do Receptor de Referência (CTLE, FFE e DFE). Nas frequências mais altas de 16-32 GHz, a perda de alta frequência no substrato torna-se a restrição principal. Discutimos a física de alta frequência em nosso guia de projeto de PCBs de RF e micro-ondas de alta frequência.

Quando um olho fechado ainda é conforme: Pre-Emphasis, CTLE e DFE

O olho de um sinal de alta velocidade frequentemente parece completamente fechado quando medido diretamente no pino do encapsulamento do receptor (TP4). As perdas passivas no cobre e no dielétrico da PCB causam severa interferência intersimbólica (ISI) ao longo do canal. O link ainda assim passa na conformidade porque o FFE do transmissor e os filtros CTLE e DFE integrados no chip do receptor refinam a resposta em frequência e cancelam a ISI pós-cursor no ponto de decisão.

Medir uma esfera BGA multigigabit com um osciloscópio sem um filtro de receptor de referência causa falsas leituras de falha. A maioria das arquiteturas recentes de canais SerDes divide a equalização em três estágios, conforme ilustrado nas avaliações de receptor de referência para canais elétricos de 100G segundo o IEEE 802.3ck:

1. O estágio de Equalização Feed-Forward do transmissor (Tx FFE) usa um filtro de resposta ao impulso finita (FIR) no transmissor para aplicar equalização de pre-shoot (tap pré-cursor) e de-emphasis (tap pós-cursor). Esse pre-shoot atenua a amplitude de sequências de baixa frequência e permite que bordas de alta frequência cheguem com amplitude igual após a perda na PCB.
2. O receptor usa equalização linear em tempo contínuo (Rx CTLE) para reforçar o conteúdo de sinal de alta frequência e nivelar a resposta em frequência do canal. Como o CTLE é um processo linear que reduz a ISI, um peaking excessivo também amplifica a diafonia de alta frequência.
3. A Equalização por Realimentação de Decisão (Rx DFE) usa uma malha de realimentação não linear baseada em símbolos previamente decididos para subtrair a interferência intersimbólica pós-cursor no ponto de decisão sem amplificar o ruído de entrada. Contudo, um grande pico de ruído pode causar um erro em um único símbolo que a realimentação de taps do DFE propaga em uma rajada de erros (burst error). Esse mecanismo de rajada explica por que o PCIe 6.0 e o 7.0 especificam a Taxa de Erro do Primeiro Bit (FBER) e combinam o DFE com FEC intercalada de 3 vias, detecção por CRC e retransmissão de FLIT em nível de link (PCI-SIG).

O núcleo de qualquer receptor SerDes de alta velocidade é um equalizador. Pontas de prova físicas não conseguem alcançar o interior da pastilha de silício após o somador do Equalizador por Realimentação de Decisão (DFE). Em vez disso, os testes realizados em laboratório usam simulações IBIS-AMI ou consultam monitores de olho integrados no chip. Um exemplo é a Patente USPTO US10845402B2, na qual uma solução integrada de ajuste de taps do equalizador reconstrói o olho. A estrutura física do empilhamento de camadas da PCB reduz a perda bruta do canal antes que o sinal entre no equalizador do receptor.

Layout de PCB, empilhamento de camadas e escolhas de laminado que mantêm o olho aberto

Para manter aberto o olho de uma PCB de alta velocidade, é preciso considerar o fator de dissipação (Df) do laminado, a rugosidade da folha de cobre, o estilo de trama da fibra de vidro e o comprimento do stub da via, entre outros fatores, em relação à frequência de Nyquist esperada. O uso de laminados de baixa perda e cobre HVLP (High-Volume Low-Pressure) reduz a atenuação. Além disso, o vidro espalhado reduz o skew induzido pela trama e o backdrilling ou as microvias HDI reduzem as reflexões nos stubs de via.

A equalização pode compensar a perda dielétrica suave dependente da frequência. Stubs de via profundos de quarto de onda limitam a recuperação, e o skew da trama de vidro introduz atrasos de propagação desiguais que encolhem a abertura diferencial do olho. Para links PAM4 de 128 GT/s, as restrições de roteamento do PCIe 7.0 do Signal Integrity Journal limitam a perda total do canal de pad a pad em 32 GHz a aproximadamente -36 dB. Esse orçamento define uma base na qual as trilhas da PCB devem apresentar menos de 1,0 dB de perda de inserção por polegada (2,5 cm) na frequência de Nyquist. Para outros padrões seriais, dividir a alocação de perda da trilha em dB pelo comprimento da trilha roteada fornece a perda média admissível da trilha por unidade de comprimento. Simultaneamente, a pesquisa do IEEE Xplore sobre ressonância de stubs de via em alta velocidade confirma que remover os barris through-hole não utilizados por meio de backdrilling de profundidade controlada empurra os vales de ressonância para cima da banda de sinalização.

A constante dielétrica do laminado, o fator de dissipação e a rugosidade da folha de cobre variam conforme a trama de vidro, o teor de resina prensada e a frequência de teste. A liberação final do empilhamento de camadas deve usar o cálculo de impedância e perda do prepreg prensado fornecido pelo fabricante. Os engenheiros que escalam de complexas PCBs de 16-24 camadas com laminação e vias cegas/enterradas para empilhamentos de PCBs de 32-42 camadas e integridade de sinal devem finalizar a seleção de materiais logo no início. Materiais Rogers e a fabricação de PCBs de alta velocidade e baixa perda integram-se muito bem com a fabricação de PCBs com microvias HDI, eliminando assim stubs through-hole ressonantes em breakouts SERDES densos.

Matriz de orçamento de laminado e stubs de via para PCBs de alta velocidade

Esta matriz de síntese de nove linhas relaciona faixas de taxa de dados, protocolos seriais, faixas de Df do laminado, perfis de rugosidade do cobre, estilos de trama de fibra de vidro e arquiteturas de controle de stubs de via.

Como configurar um osciloscópio e a recuperação de clock para análise de diagrama de olho

Analisar um diagrama de olho em diferentes protocolos seriais exige compreender a estrutura harmônica do seu sinal e contar com uma largura de banda de osciloscópio e ponta de prova compatível com essa estrutura, além de um filtro de recuperação de clock Golden PLL ajustado à largura de banda da malha do protocolo e parâmetros S desincrustados (de-embedded) para todos os dispositivos de teste e cabos.

Uma configuração incorreta dos equipamentos de laboratório pode fazer com que uma PCB conforme pareça ter defeitos ou ocultar o jitter real. Antes de condenar sua placa, verifique as cinco etapas a seguir:

1. Selecione a largura de banda adequada do instrumento com base no seu formato de modulação. Um osciloscópio de amostragem, conforme descrito no guia de configuração de osciloscópio da Sierra Circuits, requer uma largura de banda de 1.5 a 2 vezes a frequência do sinal. Para links PAM4, as diretrizes de medição de PCIe 7.0 do Signal Integrity Journal mencionam que, para o PCIe 6.0, é necessária uma largura de banda mínima de 50 GHz em osciloscópio de tempo real. O PCIe 7.0 (128 GT/s) eleva a largura de banda mínima do osciloscópio em tempo real para 65 GHz a fim de capturar a energia do segundo harmônico em 64 GHz.
2. Leve em conta a distorção da base de tempo do osciloscópio e o piso de ruído intrínseco. A pesquisa do NIST sobre distorção da base de tempo em osciloscópios e incerteza de medição mostra que o jitter do olho exibido em um osciloscópio é a soma quadrática (RSS) das degradações do canal e do ruído intrínseco da instrumentação de medição. Sempre calibre e corrija a distorção horizontal da base de tempo. O sinal vertical pode ser escalado para preencher toda a faixa dinâmica do ADC.
3. Configure a Recuperação de Clock e Dados (CDR) Golden PLL para a especificação exata do protocolo (por exemplo, f_baud/1667 ou a ordem de malha de captura de fase especificada pelo PCIe). Uma largura de banda de malha CDR configurada larga demais rastreará o jitter periódico de baixa frequência e aumentará artificialmente a largura do olho.
4. Escolha um comprimento de PRBS que seja representativo do tipo de jitter que você deseja estressar. Padrões curtos como PRBS7 (2 7 – 1 = 127 bits) estressam transições rápidas de borda. Padrões longos como PRBS31 (2 31 – 1 bits) expõem a flutuação da linha de base em sequências longas e a interferência intersimbólica profunda.
5. Use o Lane Margining Receiver (LMR) integrado no chip para sistemas implantados em campo. O Signal Integrity Journal observa que links PCIe operando a 16 GT/s ou mais no estado L0 podem suportar LMR integrado. O software pode varrer as margens de tempo e tensão (se suportado) nos sistemas em operação.

O que especificar ao seu fabricante de PCB para garantir a margem do diagrama de olho

Para gerenciar as variações de processo em relação ao que é simulado em um diagrama de olho, autorize a tabela de empilhamento prensado antes da liberação do layout. Defina as folhas de especificação exatas do laminado, as tolerâncias de impedância controlada, os limites de stubs de via com backdrilling, os cupons TDR conforme IPC-TM-650 2.5.5.7A, os limites de rugosidade do cobre HVLP e a perda de inserção conforme IPC-TM-650 2.5.5.12A.

Escrever “FR-4 ou equivalente, 100 ohms diferencial” em um desenho de fabricação abre espaço para substituições de materiais sem aviso prévio que corroem a altura do olho na produção. A norma IPC-6012 Classe 2 ou Classe 3 define os critérios de aceitação da placa. Linhas de fabricação avançadas também suportam trilha e espaçamento finos de até 2 mil (0.002 in), tolerâncias de impedância controlada de ±5% e entrega de protótipos em 24 horas (Sierra Circuits). Os fabricantes verificam a impedância das trilhas em cupons TDR dedicados no painel conforme o Método 2.5.5.7A da IPC-TM-650 antes de enviar as placas. Os cupons na borda do painel para impedância controlada e perda de inserção (cupons TDR e SET2DIL) verificam a geometria das trilhas do lote e a consistência dielétrica. A margem do olho em nível de sistema ainda depende das transições dos conectores, dos elementos parasitas do encapsulamento e dos pesos dos taps do equalizador do transceptor.

Cada painel de produção que fabricamos passa por validação de corte transversal, AOI e testes de impedância controlada por TDR e inspeção de PCB.

Perguntas frequentes