Guia de capacitores de desacoplamento: função do capacitor de bypass no circuito, cálculo de capacitância e regras de layout de PCB

Em circuitos digitais de precisão e circuitos analógicos de alta velocidade, um capacitor de desacoplamento estabiliza a linha de alimentação na placa de circuito impresso. Sua função principal é fornecer corrente transitória local e desacoplar o ruído para o terra. Posicionar o componente perto do pino ativo do CI preserva a integridade do sinal nas trilhas vizinhas. O reservatório local de carga do capacitor de desacoplamento evita o colapso da tensão do barramento em fontes reguladas quando um capacitor rápido é colocado ao lado de uma porta lógica.

O estudo de engenharia da Analog Devices sobre bypass de LDO mostra que um capacitor X5R 0402 de 1 μF e 10 V cai para 0.719 μF de capacitância efetiva com polarização CC de 1,8 V. Já a análise da hierarquia de PDN da NextPCB aponta um pico de antirressonância paralela entre 15–20 MHz ao combinar MLCCs de 10 μF e 100 nF. A indutância de montagem e as perdas do circuito determinam a frequência e a amplitude exatas do pico. A seguir, examinamos o modelo RLC em série, a redução por efeito do dielétrico, o cálculo da impedância-alvo e as regras de posicionamento de vias em uma PCB de 4 camadas.

O que um capacitor de desacoplamento faz nos circuitos eletrônicos e como evita a queda de tensão?

Um capacitor de desacoplamento é um componente passivo de derivação conectado entre os pinos de alimentação e terra de um circuito integrado para fornecer corrente transitória e suprimir quedas de tensão. Ele isola cargas de comutação rápida da rede de distribuição de energia (PDN) a montante e oferece um caminho de baixa impedância para o ruído de comutação de alta frequência.

Como funciona um capacitor de desacoplamento?

Um capacitor de desacoplamento libera a energia eletrostática armazenada durante variações de carga na escala de nanossegundos e deriva a ondulação CA para o terra por um caminho com baixa resistência em série equivalente. Quando um CI muda de estado, seu consumo de corrente aumenta rapidamente (alta taxa de variação: dI/dt). Como toda trilha de cobre e via tem certa indutância, essa mudança rápida induz uma queda transitória de tensão regida pela lei de Faraday.

Equação da queda transitória de tensão: ΔV = L ⋅ (dI / dt) |  Fornecimento de carga capacitiva: I(t) = C ⋅ (dV / dt)

Quando uma variação de carga acontece mais rápido do que um regulador remoto e suas interconexões conseguem fornecer corrente adicional, a capacitância local supre o déficit inicial de corrente. Os reservatórios de maior capacitância fazem o desacoplamento de baixa frequência durante transições de carga na escala de milissegundos. Capacitores cerâmicos compactos cobrem a faixa de frequência de megahertz a gigahertz e estabilizam a tensão de alimentação local. No teste da Analog Devices com o regulador ADP151, uma variação de 1 mA para 200 mA a 500 mA/μs provocou uma queda de 80 mV com um capacitor de 1 μF. Ao aumentar esse capacitor local de 1 μF para 10 μF, a queda transitória de tensão diminuiu de 80 mV para 70 mV.

Nenhum capacitor físico apresenta comportamento ideal em todas as frequências. Como descreve o European Passive Components Institute (EPCI / KYOCERA AVX), todo capacitor cerâmico multicamadas (MLCC) se comporta como uma rede RLC em série. Essa rede contém capacitância efetiva (C), resistência em série equivalente (ESR) e indutância em série equivalente (ESL):

Módulo da impedância RLC em série: |Z(f)| = √[ ESR² + (2πf · ESL − 1 / (2πf · C))² ]

Nosso modelo de impedância-frequência do MLCC em 3 regiões representa esse comportamento em três zonas de operação distintas ao longo da frequência:

Capacitor de desacoplamento versus capacitor de bypass: comparação das funções de desacoplamento, bypass, acoplamento e reserva

No projeto de circuitos moderno, capacitores de bypass e de desacoplamento estabilizam redes de distribuição de energia, enquanto um capacitor de acoplamento em série é projetado para deixar a CA passar e bloquear a polarização CC. Um capacitor de bypass deriva diretamente para o plano de terra o ruído de alta frequência da alimentação. Um capacitor de desacoplamento fornece corrente transitória local para que picos de comutação não perturbem outros subcircuitos conectados ao mesmo barramento.

Capacitores de bypass e de desacoplamento são iguais?

Capacitores de bypass e de desacoplamento costumam usar exatamente o mesmo componente MLCC físico na lista de materiais, mas suas funções no circuito descrevem aspectos diferentes da integridade da alimentação. Bypass significa derivar o ruído CA para o terra, enquanto desacoplamento significa isolar pulsos de corrente transitória entre estágios. Para coordenar essas funções ao longo de seis décadas de frequência, a estrutura de desacoplamento em três níveis da NextPCB divide a capacitância da placa em três níveis. Os capacitores de reserva do nível 1 ficam perto da saída do regulador ou da entrada da placa e abrangem 10–1.000 μF com ESL de 10–30 nH, posicionando suas ressonâncias RLC em série abaixo de 5 MHz. O desacoplamento de frequência intermediária do nível 2 usa componentes de 100 nF–10 μF em encapsulamentos 0402 ou 0603 ao longo do caminho de distribuição dos sub-barramentos. Com ESL de 0,5–1,5 nH, o modelo RLC em série situa suas frequências de autorressonância abaixo de 30 MHz. O desacoplamento de alta frequência do nível 3 pode usar capacitores de 1–100 nF em encapsulamentos 0201, montados diretamente nos pinos dos CIs. Componentes de baixa capacitância, na faixa de nF, chegam a 150–500 MHz, enquanto um capacitor de 100 nF com ESL de 0,1–0,5 nH ressoa abaixo de 150 MHz.

Ao interpretar símbolos esquemáticos de capacitores polarizados e não polarizados, os capacitores cerâmicos de desacoplamento não polarizados são representados por um par de linhas retas paralelas. Os capacitores eletrolíticos e de tântalo polarizados têm uma placa reta no ânodo e uma placa curva no cátodo, além de um sinal de mais (+) próximo ao ponto de entrada da alimentação.

Por que 0.1 μF (100 nF) virou uma regra prática e quando a impedância-alvo exige redes com vários valores

O capacitor cerâmico de 0.1 μF (100 nF) virou uma regra prática tradicional porque compensava transientes de comutação em famílias de lógica antigas. Os interruptores dos processadores atuais com múltiplos barramentos de alimentação ainda compensam esses transientes, e as bordas podem ser muito mais rápidas que um nanossegundo. Em processadores modernos com vários barramentos e bordas subnanosegundo, os engenheiros substituem o hábito de usar um único valor por redes com componentes 0402 e 0201 de vários valores. Essas redes precisam atender simultaneamente às restrições de antirressonância, redução por polarização CC, indutância de montagem e largura de banda da impedância-alvo.

A análise da AVX publicada pela EDN questiona a regra de usar um único capacitor de 0.1 μF em CIs modernos com múltiplos barramentos de alimentação. Acima da autorressonância f_SRF = 1 / (2π√(ESL · C)), o capacitor se torna indutivo, mas ainda pode fornecer desacoplamento útil enquanto a impedância instalada da distribuição de energia permanecer abaixo do valor-alvo. A largura de banda dos harmônicos acompanha a velocidade das bordas lógicas, não a frequência do clock. Como observam profissionais no fórum EEVblog, até mesmo um clock de 10 MHz em um CI lógico 74AC gera bordas subnanosegundo com harmônicos acima de 1 GHz.

Bem acima da autorressonância, os projetistas podem reduzir a reatância indutiva diminuindo a indutância do encapsulamento e da montagem com encapsulamentos 0201 menores e compactos, geometrias de baixa indutância ou loops de corrente mais curtos. Reduzir apenas a capacitância não diminui a reatância indutiva. A antirressonância também pode ser causada pela conexão em paralelo de capacitores com valores diferentes. Segundo os dados da AVX publicados pela EDN e pela KYOCERA AVX (EPCI), um MLCC 0603 padrão apresenta ESL interna de 450 pH. Capacitores de chip de baixa indutância (LICC) com geometria invertida reduzem a ESL em mais de 60% a 75%. Um capacitor interdigitado (IDC) de 8 terminais no encapsulamento 0306 apresenta ESL de 35 pH, quase 70% menor que a de um LICC 0306.

Como escolher o capacitor de desacoplamento adequado: capacitores cerâmicos (C0G, X7R) versus eletrolíticos e de tântalo

Use capacitores cerâmicos multicamadas (MLCCs) para desacoplamento local de alta frequência e capacitores eletrolíticos ou de tântalo com polímero para armazenamento de energia de reserva; escolha a classe do dielétrico com base na polarização de tensão, na temperatura e nos limites acústicos. Cada tipo de capacitor equilibra a estabilidade do dielétrico, a resistência em série equivalente e a eficiência volumétrica em diferentes aplicações de desacoplamento. Na IEC 60384-21:2024 Edition 4.0, os MLCCs SMC de classe 1 (como C0G/NP0 e U2J) oferecem capacitância linear sem perda por polarização CC. Os dielétricos ferroelétricos de classe 2 (X7R e X5R) podem alcançar maior capacitância em encapsulamentos menores. No entanto, para calcular com precisão a redução no circuito, é necessário consultar as curvas de polarização CC do fabricante.

Como mostra a Analog Devices, a capacitância efetiva real no circuito (C_EFF) de um MLCC de classe 2 deve ser avaliada considerando tolerância, temperatura e polarização CC:

Equação da capacitância efetiva: C_EFF = C_BIAS × (1 − TVAR) × (1 − TOL)

Considere o exemplo de referência da Analog Devices. Um capacitor X5R 0402 nominal de 1 μF e 10 V, operando com polarização CC de 1,8 V, cai para 0.94 μF. Ao considerar a variação de temperatura de ±15% (−40 °C a +85 °C nesse exemplo de aplicação) e a tolerância de ±10%, a capacitância efetiva C_EFF cai para 0.719 μF. Em encapsulamentos menores, a redução é ainda mais acentuada. A NextPCB observa que um MLCC X5R de 100 μF e 6,3 V pode perder 50% a 70% da capacitância com polarização CC de 3,3 V, fornecendo apenas 30–50 μF. A Analog Devices também observa que MLCCs de classe II apresentam microfonia piezoelétrica em barramentos de PLL ou VCO sensíveis à vibração. Já os capacitores de tântalo com polímero não produzem ruído microfônico e são especificados para até 3 ciclos de refusão, segundo as diretrizes da Analog Devices.

Como calcular o valor exato de um capacitor de desacoplamento: exemplo prático de impedância-alvo da PDN

Calcule a capacitância efetiva de desacoplamento necessária usando Ceff = (ΔI × Δt) / ΔV; em seguida, determine o limite da impedância-alvo (Ztarget) dividindo a ondulação máxima de tensão permitida pelo pico da variação de corrente transitória. A PDN combinada deve atender à impedância-alvo na faixa de frequência especificada, na porta de observação escolhida, com o desacoplamento da placa, do encapsulamento e do próprio chip cobrindo suas respectivas faixas efetivas.

Como calcular o valor de um capacitor de desacoplamento?

O valor do capacitor de desacoplamento é calculado dividindo-se (ΔI · Δt) pela ondulação máxima de tensão permitida e aplicando-se a redução por polarização CC, temperatura e tolerância. Conforme formalizado na patente US10621387B2 da USPTO e na pesquisa multiportas de PDN da Missouri S&T para o IEEE EMCSIPI 2025, o limite da queda dinâmica da tensão de alimentação é descrito por duas equações fundamentais:

Impedância-alvo da PDN: Z_target = (ΔV_max) / (ΔI_transient) = (V_DD × Ripple%) / ΔI_transient  |  Capacitância efetiva mínima: C_min,eff = (ΔI_transient · Δt) / ΔV_max

A impedância-alvo no nível da placa é avaliada no terminal BGA ou no pino do CI, desde a frequência de transição do regulador até o espectro ativo de chaveamento digital. A queda de tensão no silício inclui a resposta combinada da rede da placa, da impedância do encapsulamento e da capacitância no chip; em altas frequências, a indutância do encapsulamento limita a corrente transitória que os capacitores da PCB conseguem fornecer ao chip. Siga este exemplo resolvido em 4 etapas para um trilho de alimentação de núcleo de FPGA/MCU de 1,2 V submetido a um degrau de corrente transitória de 2,0 A:

1. Etapa 1, defina a ondulação máxima de tensão permitida (ΔV_max): para uma alimentação de núcleo de 1,2 V com uma margem de ondulação de ±3%, ΔV_max = 1,2 V × 0.03 = 0,036 V (36 mV).
2. Etapa 2: determine o limite da impedância-alvo (Ztarget): divida o limite de ondulação de 36 mV pelo degrau de corrente transitória de 2,0 A. O resultado é Ztarget = 0,036 V / 2,0 A = 0.018 Ω (18 mΩ).
3. Etapa 3: estime a capacitância efetiva na transição do VRM: considerando uma frequência de 300 kHz, um capacitor ideal precisaria de aproximadamente 29.5 µF para atingir uma reatância de 18 mΩ. Essa estimativa é feita no domínio da frequência e não leva em conta ESR, ESL nem a resposta transitória do regulador. Um cálculo no domínio do tempo considera o déficit de corrente real durante a janela de resposta do regulador.
4. Etapa 4, aplique a redução de capacitância da Classe II e modele a rede montada: o exemplo da Analog Devices com um capacitor X5R 0402 de 1 μF, 10 V resulta em 0.719 μF após combinar os efeitos da polarização CC, da variação de temperatura e da tolerância. Divida a meta efetiva de 29.5 μF pelo fator de retenção verificado do capacitor selecionado de 1,2 V para definir a capacitância nominal na BOM. Para os capacitores selecionados, as capacitâncias efetivas se somam em paralelo; a ESR, a ESL, a indutância de montagem e as interconexões determinam em conjunto se a rede atende à meta de impedância de 18 mΩ até 80 MHz.

Quando redes de desacoplamento em paralelo têm o efeito contrário: picos de antirressonância, limites de ESL e redução de capacitância por polarização CC em capacitores Classe II

Conectar capacitores cerâmicos com ESR ultrabaixa e valores diferentes em paralelo pode causar um pico acentuado de impedância entre suas frequências de autorressonância. Acima da frequência de autorressonância do capacitor maior, esse ramo se comporta de forma indutiva. Abaixo da frequência de autorressonância do capacitor menor, o outro ramo se comporta de forma capacitiva e forma um circuito tanque LC paralelo entre as alimentações.

Para ramos RLC em série ideais e de baixas perdas, um capacitor de 10 μF com frequência de autorressonância de 5 MHz em paralelo com um capacitor de 100 nF com ressonância em 50 MHz produz uma antirressonância entre essas duas frequências. O pico de 15–20 MHz relatado pela NextPCB não decorre apenas desses parâmetros dos componentes; uma indutância de montagem adicional pode deslocar o pico para frequências mais baixas, enquanto as perdas do circuito limitam sua amplitude. Se um harmônico do clock do CI coincidir com esse pico, ocorre amplificação da ondulação do trilho, em vez de atenuação.

Sobre ramos RLC em série idênticos e independentes, a KYOCERA AVX (EPCI) afirma que a capacitância total é n·C, a indutância equivalente é ESL/n e a resistência equivalente é ESR/n. A frequência de autorressonância não muda e não há antirressonância entre os ramos. No layout da PCB, a indutância compartilhada das interconexões continua presente na rede, e indutâncias de ramo ou capacitâncias efetivas diferentes podem causar ressonâncias adicionais.

Regras de layout da PCB e posicionamento de vias: como minimizar a indutância de montagem SMD em uma placa de 4 camadas

Até mesmo o capacitor 0201 ou 0306 com menor indutância falha se trilhas longas na PCB e grandes laços de vias restringirem seu caminho de corrente. O desacoplamento adequado exige posicionar o capacitor ao lado do pino do CI e levar as vias diretamente aos planos de alimentação e terra, com pequeno espaçamento entre eles.

A discussão no EEVblog menciona aproximadamente 1 nH/mm de indutância de trilha; a indutância do laço de desacoplamento também depende da geometria e do espaçamento das trilhas, além do posicionamento das vias. Com base nessa estimativa de 1 nH/mm, 3 mm de trilha estreita acrescentam 3 nH, mais de seis vezes a ESL de 450 pH do corpo de um capacitor 0603. Uma fórmula didática simples para a indutância do barril de uma via isolada, L_via ≈ 0,2 h [ln(4h/d) + 1], subestima a indutância real de montagem da PCB. Na prática, a indutância total do laço é determinada pela indutância mútua do par de vias de alimentação e terra e pela indutância de espalhamento da cavidade entre planos.

Conforme especifica a KYOCERA AVX (EPCI), a configuração ideal da ilha de solda coloca a via diretamente dentro da ilha do capacitor (via na ilha), eliminando o trecho de trilha entre a ilha e a via. Quando as regras de fabricação não permitem vias na ilha, posicionar as vias de alimentação e terra próximas umas das outras ao longo do lado maior do capacitor permite que as correntes verticais em sentidos opostos cancelem o fluxo magnético. Resumimos essas geometrias na Escala de indutância do laço para geometrias com 4 vias abaixo. Em placas multicamadas, conexões rasas entre as ilhas do capacitor e os planos de alimentação e terra relevantes encurtam os caminhos ativos da corrente nas vias. Pares de planos próximos em fabricação de PCB de 4 camadas com espessura controlada de prepreg entre L1 e L2 ou em stackups de PCB de 8 a 12 camadas com pares adjacentes de planos de alimentação e terra reduzem a indutância de espalhamento dos planos. Aumentar apenas o número de camadas não encurta os barris das vias passantes.

A que distância do CI devem ficar os capacitores de desacoplamento em relação aos pinos de alimentação e terra?

Posicione os capacitores de desacoplamento de alta frequência o mais perto possível do pino de alimentação do CI, respeitando os afastamentos das ilhas, e mantenha o diâmetro efetivo de desacoplamento entre λ/40 e λ/50 do comprimento de onda do ruído de frequência mais alta. Como afirma a KYOCERA AVX (EPCI), ultrapassar um diâmetro efetivo de desacoplamento entre λ/40 e λ/50 ao redor do pino introduz atraso de fase e indutância de laço, reduzindo a supressão de pulsos rápidos. Em encapsulamentos BGA de passo fino de 0,8 mm, as vias VIPPO preenchidas com resina oferecem os caminhos verticais de corrente mais curtos para montar capacitores 0201 ou 0306 na face oposta da PCB.

Desacoplamento no projeto de circuitos: microcontroladores, amplificadores operacionais analógicos, reguladores chaveados e pinos de alimentação BGA

Diferentes famílias de circuitos integrados exigem redes de desacoplamento específicas, pois as portas CMOS digitais geram picos abruptos de corrente, enquanto amplificadores operacionais e ADCs analógicos sofrem distorção no retorno de terra. Um projeto que permite o funcionamento de um microcontrolador digital ainda pode injetar espúrios harmônicos em um amplificador operacional de precisão se as correntes de retorno compartilharem uma trilha perto da entrada do amplificador.

No teste da All About Circuits com um amplificador operacional AD9631 acionando uma carga de 100 Ω, as correntes de retorno de alta frequência da alimentação que fluíam pelo capacitor de desacoplamento foram acopladas magneticamente ao pino de entrada sensível. Esse acoplamento aumentou a distorção de segundo harmônico até que o retorno de terra do capacitor fosse roteado para longe do estágio de entrada, muitas vezes em conjunto com o isolamento por filtro PI com bead de ferrite em trilhos analógicos sensíveis. Da mesma forma, o artigo da Missouri S&T para o IEEE EMCSIPI 2025 demonstra que encapsulamentos BGA com vários pinos devem ser modelados como uma matriz de impedância multiportas (matriz Z). Na montagem de PCB com BGA de passo fino, adicionar um capacitor de desacoplamento em uma porta altera as impedâncias de transferência entre pinos de alimentação BGA vizinhos.

Tendências de PDN de alta velocidade para 2025–2026: MLCCs de geometria reversa (LICC) e de 3 terminais, capacitância integrada e AEC-Q200

O aumento das correntes de aceleradores de IA e das fontes automotivas de 48 V está impulsionando a adoção de MLCCs de geometria reversa, capacitores feedthrough de 3 terminais, terminações flexíveis AEC-Q200 e codesign com parâmetros S. Segundo o relatório setorial da Maximize Market Research, o mercado global de capacitores cerâmicos chegou a USD 27,04 Billion em 2025. A projeção é de crescimento a uma CAGR de 5,9% de 2026 a 2034, chegando a USD 45,3 Billion em 2034.

Três inovações de hardware impulsionam essa expansão. Primeiro, para desacoplamento digital de alta velocidade, a KYOCERA AVX (EPCI) destaca os capacitores de chip de baixa indutância de geometria reversa (LICC, com redução de ESL de 60% ou mais). Neles, as indutâncias de entrada e saída se cancelam. Segundo, em sistemas automotivos de 48 V e ADAS, a Maximize Market Research cita o GCJ21BD72A225KE02 da Murata (2.2 μF, 100 Vdc, MLCC 0805 com terminação flexível que reduz a área em 51%). O relatório também menciona o MLCC AEC-Q200 3225 de 220 μF da Taiyo Yuden e o MLCC X7R 3225 da série CGA da TDK, de 10 μF, 100 V, que reduz pela metade a quantidade de componentes nos trilhos de 48 V. Terceiro, nas frequências em que a indutância do encapsulamento BGA limita a contribuição dos MLCCs no nível da placa, o desacoplamento no encapsulamento e no chip ganha relevância. A patente US10621387B2 da USPTO descreve a cossimulação iterativa no domínio do tempo e com parâmetros S da capacitância no chip (C_DIE), da indutância do encapsulamento e dos planos da PCB para deslocar a ressonância entre encapsulamento e chip para fora da faixa de operação ativa.

Preços de capacitores SMD de desacoplamento, principais fabricantes e checklist DFM para montagem turnkey de placas de circuito impresso

Para os quatro componentes listados de distribuidores, a compra em fita e carretel completo reduz o custo unitário de $0,10–$0,14 em fita cortada para $0,00545–$0,02450, enquanto ilhas equilibradas reduzem defeitos de montagem. Entre os principais fabricantes globais de MLCCs estão Murata, Samsung Electro-Mechanics, TDK, KYOCERA AVX, KEMET (Yageo) e Taiyo Yuden.

Os dados publicados por distribuidores no catálogo de capacitores cerâmicos da DigiKey ilustram a diferença de preço por volume entre capacitores de desacoplamento comerciais e automotivos de 0.1 μF, 50 V, X7R, ±10%:

Antes de liberar os arquivos Gerber e BOM, a LHD Technology (PCBark) realiza uma análise DFM de pré-produção da simetria das ilhas 0201/0402 e do alívio térmico. Nossa equipe também gerencia o fornecimento de componentes para montagem turnkey de placas de circuito impresso com base na BOM e o controle do dielétrico na AVL. Use o checklist de 5 pontos abaixo para reduzir riscos de tombstoning com circuito aberto e trincas por flexão durante a montagem SMT.

Perguntas frequentes sobre capacitores de desacoplamento