Diagrama de ojo explicado: cómo leer la altura, el ancho y el jitter en PCB de alta velocidad

Por GW | Última actualización: noviembre de 2026 (Actualizado en noviembre de 2026)

En el mundo de la electrónica, un diagrama de ojo examina canales de comunicación serie en lugar de la anatomía humana, aunque la forma de su onda se asemeja a un ojo. Según el estudio de validación de canales CEM PCIe 7.0 de Signal Integrity Journal, los enlaces PCI Express han aumentado su velocidad de 2.5 GT/s en generaciones anteriores a 64 GT/s en PCIe 6.0 y 128 GT/s en PCIe 7.0. Del mismo modo, el intervalo unitario de símbolo se ha reducido de 400 ps a 15.625 ps. Con estas velocidades mayores, el efecto pelicular y la pérdida en el dieléctrico en las pistas de cobre causan distorsión de la señal y reflexiones no deseadas que pueden cerrar el ojo no ecualizado antes de llegar al latch del receptor.

¿Qué es un diagrama de ojo en electrónica de alta velocidad?

En canales de alta velocidad, un diagrama de ojo es una imagen estadística de persistencia generada en un osciloscopio que superpone segmentos consecutivos de intervalos unitarios en una ventana compuesta para revelar la atenuación de amplitud, la interferencia entre símbolos y el jitter temporal a lo largo de millones de periodos de símbolo capturados durante la verificación del enlace.

Cada enlace serie transmite un flujo continuo de símbolos a través de una pista de PCB o un cable. La guía técnica sobre diagramas de ojo de In Compliance Magazine ilustra este proceso de plegado utilizando las ocho secuencias de 3 bits (de 000 a 111). Al superponer esos ocho patrones de bits en una única ventana temporal, los flancos de subida, los flancos de bajada y los rieles estables se pliegan en un solo gráfico compuesto. El eje vertical representa la amplitud de la señal en milivoltios (mV). El eje horizontal representa el tiempo normalizado a un intervalo unitario.

La duración de un intervalo unitario es igual al recíproco de la velocidad de símbolo. En la señalización binaria sin retorno a cero (NRZ), un símbolo representa un periodo de bit. Un flujo NRZ de 10 Gbps tiene un UI de 100 ps. Una línea Ethernet de 25 Gbps estrecha esa ventana a 40 ps. A 32 GT/s en PCIe 5.0, un UI dura 31.25 ps. El estudio de validación de canales CEM PCIe 7.0 de Signal Integrity Journal sigue esta evolución a través de las generaciones. El ancho de banda de PCI Express escaló desde 2.5 GT/s a principios de la década de 2000 hasta 64 GT/s en PCIe 6.0 y 128 GT/s (64 GBaud PAM4, 15.625 ps de UI) en PCIe 7.0.

Una captura de forma de onda de disparo único muestra una corta duración de tiempo y solo registra unas pocas docenas de bits. Los errores de transición poco frecuentes quedan ocultos en estas capturas. La persistencia graduada por color, una herramienta de diagnóstico, puede mostrar millones de transiciones y genera un histograma de densidad bidimensional. Las trayectorias de señal poco frecuentes durante las transiciones se muestran en píxeles fríos azules y verdes. Los píxeles cálidos rojos y amarillos indican dónde pasa la mayor parte del tiempo la señal de datos en esta ilustración. Los ingenieros utilizan esta pantalla para verificar audio digital, enlaces de vídeo sin comprimir y backplanes de servidores multigigabit. Una región central abierta de la pantalla indica margen en tiempo y tensión para las muestras mostradas, aunque el jitter y el ruido infrecuentes pueden requerir un análisis estadístico de las colas.

Cómo leer la altura del ojo, el ancho del ojo y el porcentaje de cruce

Un diagrama de ojo se lee midiendo seis métricas geométricas básicas en la pantalla. Estas métricas son los rieles de tensión de 1 lógico y 0 lógico, la amplitud del ojo, la altura vertical del ojo, el ancho horizontal del ojo, el porcentaje de cruce y los tiempos de subida y bajada de los flancos. Las seis lecturas definen la abertura y cuantifican el rendimiento del enlace bajo carga.

Los ingenieros suelen confundir la amplitud del ojo con la altura del ojo. La amplitud del ojo es la diferencia entre la tensión media del 1 lógico (V_1,mean) y la tensión media del 0 lógico (V_0,mean). Según la guía de diagrama de ojo para PCB de alta velocidad de Sierra Circuits, los osciloscopios muestrean las medias de ambos rieles a lo largo del 40% al 60% central del eje temporal horizontal. La altura del ojo es la distancia vertical entre los límites internos de los rieles. Una lectura de histograma de 3 sigmas utiliza límites estadísticos fijos, mientras que la altura del ojo basada en BER utiliza contornos internos calculados para la probabilidad de error especificada. El desglose de medición de formas de onda de In Compliance Magazine ilustra cómo los histogramas verticales definen estos límites de riel.

Utilizando los límites del histograma vertical de 3 sigmas del osciloscopio, el instrumento calcula:

Amplitud del ojo = V1_mean – V0_mean;
Altura del ojo (3 sigmas) = (V1_mean – 3 × sigma_1) – (V0_mean + 3 × sigma_0);
Porcentaje de cruce = 100 × (V_cross – V0_mean) / (V1_mean – V0_mean).

El ancho horizontal del ojo mide la ventana de tiempo despejada entre los histogramas de cruce ascendente y descendente en el nivel de decisión. El porcentaje de cruce sitúa dónde se intersecan los flancos de subida y bajada en relación con los rieles lógicos. Un punto de cruce alejado del nivel medio entre rieles indica asimetría vertical de cruce. Ese desplazamiento puede deberse a velocidades de cambio desiguales en subida y bajada o a distorsión del ciclo de trabajo (DCD), donde los anchos de pulso alto y bajo son desiguales. El análisis de transiciones de señal de Sierra Circuits señala que los tiempos de subida y bajada se miden entre los umbrales del 10% y 90%. Los ingenieros también emplean umbrales del 20% y 80% o del 30% y 70% para evitar artefactos de pre-shoot. Mantener una simetría limpia de flancos en placas de circuito impreso multicapa densas requiere un apilamiento de capas equilibrado, tal como se detalla en nuestra guía de apilamiento de capas e impedancia controlada para PCB de 8-12 capas.

Cómo el jitter estrecha el ancho del ojo: explicación de TJ, RJ, DJ y DCD

El jitter estrecha el ancho horizontal del ojo al desplazar los cruces por cero de la señal antes o después del instante ideal del reloj recuperado. El jitter aleatorio gaussiano no acotado (RJ) aumenta con la profundidad de observación, mientras que el jitter determinista (DJ) está acotado. Para calcular el jitter total (TJ) a la tasa de error de bit objetivo, los ingenieros deben separar el RJ del DJ.

Como se indica en la evaluación del margen de tiempo de Sierra Circuits, el margen de tiempo disminuye rápidamente a medida que el jitter total se acerca a 0.5 UI. En el modelo de jitter Dual-Dirac, un jitter total de 0.5 UI da como resultado un ancho horizontal del ojo de 0.5 UI a la BER objetivo antes de contabilizar los requisitos de la ventana de muestreo del receptor. El jitter total se compone de dos elementos:

• El jitter aleatorio (RJ) se modela mediante un ruido temporal gaussiano no acotado de media cero, y está causado por el ruido térmico, el ruido de disparo y el ruido de parpadeo en los osciladores y relojes de referencia. Las colas gaussianas se extienden hasta el infinito positivo y negativo y, por tanto, el RJ pico a pico escala con la BER objetivo.
• El jitter determinista (DJ) consiste en desviaciones temporales acotadas con una causa física. El DJ está compuesto por el jitter dependiente de los datos (DDJ, causado por la interferencia entre símbolos en distintas secuencias de patrones de bits), la distorsión del ciclo de trabajo (DCD) y otros tipos de jitter.

Los multiplicadores de cola empleados por el modelo Dual-Dirac se derivan de las funciones de cola de probabilidad normal gaussiana del NIST. A partir de lo anterior, el jitter total para una BER dada es:

TJ(BER) = DJ_delta_delta + 2 × Q(BER) × sigma_RJ; Ancho del ojo(BER) = 1 UI – TJ(BER)

Para un enlace NRZ binario que requiere una BER de 10 -12, el factor de cola gaussiana es Q = 7.0345, de modo que 2 × Q = 14.069. Por consiguiente, 2 × Q = 14.069. Veamos un problema de ejemplo para un enlace NRZ de 25 Gbps (1 UI = 40 ps). Datos supuestos: asumiremos DJ dd = 8.0 ps y sigma RJ = 1.5 ps. Multiplicamos 14.069 por 1.5 ps para obtener 21.1 ps de jitter aleatorio. Sumamos 8.0 ps de DJ para obtener el jitter total (TJ) para una BER de 10-12 = 29.1 ps. Esto deja un ancho horizontal del ojo abierto = 40 ps – 29.1 ps = 10.9 ps (0.27 UI). Una captura corta de 1,000 bits en el osciloscopio puede pasar por alto las excursiones de la cola gaussiana y sobreestimar el margen horizontal del ojo. La altura vertical del ojo puede ofrecer un margen de tensión más limpio. El jitter pico a pico medido de un ojo solo describe las muestras capturadas y no describe el jitter total a la BER objetivo.

En los enlaces PAM4, el análisis de jitter es aún más estricto. El análisis de validación PAM4 de Signal Integrity Journal señala que, en los enlaces PAM4, la evaluación del jitter no puede depender solo de 2 flancos de transición NRZ con respecto al reloj recuperado, como ocurre en los enlaces NRZ binarios. En su lugar, debe analizar 12 transiciones dirigidas entre los cuatro estados de símbolo. Ese análisis de 12 flancos captura el sesgo dependiente del nivel y la no linealidad de tensión.

¿Por qué un diagrama de ojo con un riel único y fino rinde mejor que uno con un riel grueso y difuso?

Un riel único y fino en la representación visual de un diagrama de ojo de osciloscopio (o patrón de ojo) indica niveles de tensión lógica altamente repetibles en todas las transiciones de bits de la señal digital de alta velocidad. Esa repetibilidad maximiza el margen de ruido vertical. Un riel único grueso y difuso indica dispersión de amplitud, probablemente debida a ruido térmico, ISI no compensada y/o diafonía.

De la abertura del ojo en el osciloscopio a los contornos BER de 10^-12 y las curvas de bañera

El trazado de curvas de contorno BER ayuda a traducir capturas finitas del ojo en predicciones estadísticas de tasa de error de bit (BER) hasta 10^-12 o 10^-15. Estos contornos conectan puntos de igual probabilidad de error a través de la tensión y el tiempo. La curva de bañera es un corte horizontal a través del centro de los contornos BER.

La persistencia en tiempo real del osciloscopio superpone de miles a millones de intervalos unitarios y observa directamente solo la región de probabilidad de 10^-3 a 10^-6. Por tanto, demostrar un margen de BER de 10^-12 requiere extrapolación de colas de jitter aleatorio gaussiano o convolución estadística del ojo. Según las matemáticas de confianza binomial (1 – 0.05^1/N ≈ 3/N), observar cero errores en 10⁶ bits capturados acota la probabilidad de error a aproximadamente 3 × 10^-6. La investigación sobre diagramas de ojo estadísticos de MDPI Electronics muestra por qué la simulación transitoria por fuerza bruta no puede salvar esa brecha. La simulación transitoria en el dominio del tiempo debe muestrear 50, 64 o 100 puntos por intervalo unitario. Ejecutar 10¹² bits en modo transitorio agotaría la memoria de la estación de trabajo. Los simuladores estadísticos de ojo resuelven esto convolucionando la respuesta al impulso de un solo bit del canal con las probabilidades de transición. También tienen en cuenta codificaciones de línea como 8B/10B o TMDS, donde la probabilidad de transición se desplaza por encima o por debajo de 0.5.

En los enlaces PAM4 de PCIe 6.0 y PCIe 7.0, los canales físicos sin procesar no alcanzan directamente una BER de 10^-12 en el decisor. El resumen de la especificación de corrección de errores FEC y FLIT de PCIe 6.0 de PCI-SIG explica esta arquitectura multicapa. El receptor ecualizado apunta a una tasa de error del primer bit (FBER) previa a FEC estrictamente inferior a 10^-6. A continuación, una corrección de errores hacia adelante (FEC) ligera con entrelazado de 3 vías sobre FLIT fijos de 256 bytes trabaja junto con la detección CRC y el reintento de FLIT a nivel de enlace para alcanzar una fiabilidad de enlace de 10^-12.

¿Cómo verifica el cumplimiento del protocolo la prueba de máscara del diagrama de ojo?

La prueba de máscara de ojo examina los datos muestreados para comprobar si alguna forma de onda entra en una región prohibida predefinida. (Sierra Circuits) Seis puntos a lo largo de un límite interno se combinan con niveles de tensión de límite externo para definir la región prohibida. El cumplimiento total del protocolo exige que la prueba de máscara se realice junto con pruebas de jitter, pérdida de retorno y una prueba de BER del receptor ecualizado.

6 patrones de distorsión del diagrama de ojo y sus causas

Las formas de distorsión del diagrama de ojo identifican posibles problemas de la capa física en la placa. La compresión vertical apunta a pérdidas del canal, los rieles dobles apuntan a ISI, reflexiones o sobreecualización, los rieles difusos indican diafonía y un cruce inclinado indica sesgo diferencial.

Aumentar la excursión de tensión cuando un ojo se cierra en el canal empeora la diafonía de extremo cercano y desperdicia energía. En los canales desde PCIe 3.0 en adelante, cada extremo del canal (transmisor y receptor) se ecualiza para ayudar a recuperar un ojo cerrado por la ISI del canal. Por lo tanto, un ojo pasivo cerrado y no ecualizado no indica necesariamente un fallo del canal. Para los canales PAM4 de PCIe 6.0 y 7.0, el estudio de conformidad de canales CEM de Signal Integrity Journal señala que se establece un criterio claro de aprobación/fallo. El receptor de referencia debe ecualizarse de tal manera que alcance un objetivo de FBER previo a FEC de 10^-6 para cumplir el objetivo de BER de 10^-12.

Uno de los defectos más perjudiciales en las placas de circuito impreso es el barril no utilizado de un agujero pasante que actúa como un stub abierto de cuarto de onda. Su primera resonancia de pérdida de inserción se produce en:

f_res = c / (4 × L_stub × sqrt(Dk_eff)).

Datos supuestos: constante dieléctrica efectiva Dk_eff = 4.0 y velocidad de la luz c = 11.8 in/ns. En un backplane grueso, un stub de vía de 120 mil (0.120 in) resuena a 12.3 GHz. Eso sitúa una muesca profunda de atenuación en las señales NRZ de 25-28 Gbps. En una PCB multicapa estándar, un stub de 60 a 80 mil resuena entre 18.4 GHz y 24.6 GHz. Esa muesca distorsiona los canales PCIe 5.0 de 32 GT/s y PCIe 6.0 de 64 GT/s, según se analiza en estudios sobre resonancia de stubs de vías en IEEE Xplore. Para verificar la pérdida del canal en paneles de producción, el método 2.5.5.12A de IPC-TM-650 define cinco métodos de prueba de pérdida de inserción, incluidos Single-Ended TDR to Differential Insertion Loss (SET2DIL, Método D) y los parámetros S con VNA en el dominio de la frecuencia (Método E). SET2DIL captura la pérdida de inserción total del cupón, incluidas las transiciones de vía. La pérdida total combina los mecanismos de pérdida eléctrica en el conductor y en el dieléctrico.

Mapa de diagnóstico de cierre del ojo de 6 firmas

Esta matriz de diagnóstico vincula seis distorsiones del ojo en el osciloscopio (con subcasos para ISI frente a sobreecualización y NEXT frente a FEXT) con sus mecanismos electrónicos, sus causas raíz en placas de circuito impreso y las pruebas de laboratorio que las confirman.

Diagramas de ojo NRZ frente a PAM4 en PCIe, Ethernet, USB y DDR

Un diagrama de ojo NRZ utiliza dos niveles de tensión para transmitir 1 bit por intervalo unitario con una sola abertura de ojo. Un diagrama de ojo PAM4 utiliza cuatro niveles de tensión para transmitir 2 bits por intervalo unitario. A igual excursión de tensión total y niveles igualmente espaciados, PAM4 apila tres ojos verticales e incurre en una penalización de SNR vertical de 9.54 dB.

Empaquetar dos bits en cada símbolo reduce a la mitad la frecuencia fundamental de Nyquist en comparación con NRZ. PCIe 6.0 transmite a 64 GT/s utilizando PAM4 de 32 GBaud con una frecuencia de Nyquist de 16 GHz. PCIe 7.0 duplica el caudal hasta 128 GT/s utilizando PAM4 de 64 GBaud y una frecuencia de Nyquist de 32 GHz. Sin embargo, dividir la misma excursión total de tensión del transmisor entre tres aberturas verticales del ojo reduce el espaciado entre niveles adyacentes a un tercio (20 × log₁₀(3) ≈ 9.54 dB de penalización de SNR). En los canales PAM4, la ISI y la temporización desigual en las 12 transiciones dirigidas también afectan a las tres aberturas horizontales del ojo. Las pruebas de canales CEM PAM4 a 128 GT/s de Signal Integrity Journal hallaron una pérdida de aproximadamente el 33% en el tamaño horizontal disponible del ojo en comparación con NRZ, bajo condiciones similares.

Para contemplar la compresión desigual de los ojos PAM4, los estándares definen requisitos estrictos sobre la relación de desajuste de separación de niveles (R_LM). Los requisitos del transmisor PCIe 7.0 de Signal Integrity Journal especifican una SNDR mínima de 34 dB y un jitter total no correlacionado de 2.0 ps pico a pico. El requisito también define que R_LM sea 0.95 y que el jitter de fase filtrado del reloj de referencia sea inferior a 67 femtosegundos RMS. En enlaces multigigabit desde PCIe 3.0 hasta PCIe 7.0, la especificación permite que un ojo físico no ecualizado en el pin del receptor se vea completamente cerrado. La conformidad se juzga mediante el ojo virtual tras la ecualización del receptor de referencia (CTLE, FFE y DFE). En las frecuencias más altas de 16-32 GHz, la pérdida de alta frecuencia en el sustrato se convierte en la limitación principal. Analizamos la física de alta frecuencia en nuestra guía de diseño de PCB de RF y microondas de alta frecuencia.

Cuándo un ojo cerrado sigue cumpliendo la norma: Pre-Emphasis, CTLE y DFE

El ojo de una señal de alta velocidad suele verse completamente cerrado cuando se mide directamente en el pin del encapsulado del receptor (TP4). Las pérdidas pasivas del cobre y del dieléctrico de la PCB causan una severa interferencia entre símbolos (ISI) a lo largo del canal. Aun así, el enlace supera las pruebas de conformidad porque el filtro FFE del transmisor y los filtros CTLE y DFE integrados en el receptor refinan la respuesta en frecuencia y cancelan la ISI post-cursor en el punto de decisión.

Sondear una bola BGA multigigabit con un osciloscopio sin un filtro de receptor de referencia provoca lecturas de fallo falsas. La mayoría de las arquitecturas recientes de canales SerDes dividen la ecualización en tres etapas, tal como se ilustra en las evaluaciones de receptores de referencia para canales eléctricos de 100G según IEEE 802.3ck:

1. La etapa de ecualización prealimentada del transmisor (Tx FFE) utiliza un filtro de respuesta finita al impulso (FIR) en el transmisor para aplicar ecualización de pre-shoot (tap pre-cursor) y de-emphasis (tap post-cursor). Este pre-shoot atenúa la amplitud de las ráfagas de baja frecuencia y permite que los flancos de alta frecuencia lleguen con igual amplitud tras la pérdida en la PCB.
2. El receptor utiliza ecualización lineal en tiempo continuo (Rx CTLE) para reforzar el contenido de señal de alta frecuencia y aplanar la respuesta en frecuencia del canal. Dado que CTLE es un proceso lineal que reduce la ISI, un peaking excesivo también amplifica la diafonía de alta frecuencia.
3. La ecualización por realimentación de decisiones (Rx DFE) utiliza un bucle de realimentación no lineal basado en símbolos decididos previamente para restar la interferencia entre símbolos post-cursor en el punto de decisión sin amplificar el ruido entrante. Sin embargo, un pico de ruido elevado puede causar un error de un solo símbolo que la realimentación de taps del DFE propaga hasta convertirlo en una ráfaga de errores. Ese mecanismo de ráfaga explica por qué PCIe 6.0 y 7.0 especifican la tasa de error del primer bit (FBER) y combinan DFE con FEC entrelazada de 3 vías, detección CRC y reintento de FLIT a nivel de enlace (PCI-SIG).

El núcleo de cualquier receptor SerDes de alta velocidad es un ecualizador. Las sondas físicas no pueden llegar al interior de la pastilla de silicio después del sumador del ecualizador por realimentación de decisiones (DFE). En su lugar, las pruebas realizadas en el laboratorio utilizan simulaciones IBIS-AMI o consultan monitores de ojo integrados en el chip. Un ejemplo es la patente de la USPTO US10845402B2, en la que una solución integrada de ajuste de taps del ecualizador reconstruye el ojo. La estructura física del apilamiento de capas de la PCB reduce la pérdida bruta del canal antes de que la señal entre en el ecualizador del receptor.

Diseño de PCB, apilamiento de capas y elección de laminado que mantienen el ojo abierto

Para mantener abierto el ojo en una PCB de alta velocidad, es necesario considerar el factor de disipación (Df) del laminado, la rugosidad de la lámina de cobre, el estilo de tejido de la fibra de vidrio y la longitud del stub de la vía, entre otros factores, en relación con la frecuencia de Nyquist prevista. El uso de laminados de baja pérdida y cobre de bajo perfil y alto volumen (HVLP) reduce la atenuación. Además, el vidrio extendido reduce el sesgo inducido por el tejido y el taladrado inverso (backdrilling) o las microvías HDI reducen las reflexiones de los stubs de vía.

La ecualización puede compensar la pérdida suave del dieléctrico dependiente de la frecuencia. Los stubs de vía profundos de cuarto de onda limitan la recuperación, y el sesgo del tejido de vidrio introduce retardos de propagación desiguales que encogen la abertura diferencial del ojo. Para enlaces PAM4 de 128 GT/s, las restricciones de enrutamiento de PCIe 7.0 de Signal Integrity Journal limitan la pérdida total del canal de pad a pad a 32 GHz a aproximadamente -36 dB. Ese presupuesto fija una base en la que las pistas de la PCB deben presentar menos de 1.0 dB de pérdida de inserción por pulgada (2.5 cm) a la frecuencia de Nyquist. Para otros estándares serie, dividir la asignación de pérdida de pista en dB entre la longitud de pista enrutada proporciona la pérdida media admisible de pista por unidad de longitud. Simultáneamente, la investigación de IEEE Xplore sobre resonancia de stubs de vía de alta velocidad confirma que recortar los barriles de agujero pasante no utilizados mediante backdrilling de profundidad controlada desplaza las muescas resonantes por encima de la banda de señalización.

La constante dieléctrica del laminado, el factor de disipación y la rugosidad de la lámina de cobre varían según el tejido de vidrio, el contenido de resina prensada y la frecuencia de prueba. La liberación final del apilamiento de capas debe utilizar el cálculo de impedancia y pérdidas del preimpregnado prensado del fabricante de PCB. Los ingenieros que escalan desde complejas PCB con laminación de 16-24 capas y vías ciegas/enterradas hasta apilamiento de capas de 32-42 capas e integridad de la señal deben definir su selección de materiales con antelación. Rogers y la fabricación de PCB de alta velocidad de baja pérdida se integran bien con la fabricación de PCB con microvías HDI, eliminando así los stubs resonantes de agujero pasante en escapes SERDES densos.

Matriz de presupuesto de laminado y stubs de vía para PCB de alta velocidad

Esta matriz de síntesis de nueve filas relaciona niveles de velocidad de datos, protocolos serie, niveles de Df del laminado, perfiles de rugosidad del cobre, estilos de tejido de fibra de vidrio y arquitecturas de control de stubs de vía.

Cómo configurar un osciloscopio y la recuperación de reloj para el análisis del diagrama de ojo

El análisis de un diagrama de ojo en distintos protocolos serie requiere comprender la estructura armónica de la señal y disponer de un ancho de banda de osciloscopio y sonda adaptado a dicha estructura, así como un filtro de recuperación de reloj Golden PLL ajustado al ancho de banda del bucle del protocolo y parámetros S desincrustados (de-embedded) para todos los útiles de prueba y cables.

Una configuración incorrecta del equipo de laboratorio puede hacer que una PCB conforme parezca defectuosa u ocultar el jitter real. Antes de descartar su placa, verifique los cinco pasos siguientes:

1. Seleccione el ancho de banda adecuado del instrumento según su formato de modulación. Un osciloscopio de muestreo, tal como se describe en la guía de configuración de osciloscopios de Sierra Circuits, requiere un ancho de banda de 1.5 a 2 veces la frecuencia de la señal. Para enlaces PAM4, las directrices de medición de PCIe 7.0 de Signal Integrity Journal mencionan que para PCIe 6.0 se requiere un ancho de banda mínimo de osciloscopio en tiempo real de 50 GHz. PCIe 7.0 (128 GT/s) eleva el ancho de banda mínimo del osciloscopio en tiempo real a 65 GHz para capturar la energía del segundo armónico a 64 GHz.
2. Tenga en cuenta la distorsión de la base de tiempos del osciloscopio y el piso de ruido intrínseco. La investigación del NIST sobre la distorsión de la base de tiempos en osciloscopios y la incertidumbre de medición demuestra que el jitter del ojo mostrado en un osciloscopio es la suma cuadrática (RSS) de las degradaciones del canal y el ruido intrínseco de la instrumentación de medida. Calibre y corrija siempre la distorsión horizontal de la base de tiempos. La señal vertical puede escalarse para ocupar todo el rango dinámico del ADC.
3. Configure la recuperación de reloj y datos (CDR) Golden PLL según la especificación exacta del protocolo (por ejemplo, f_baud/1667 o el orden del bucle enganchado en fase especificado por PCIe). Un ancho de banda del bucle CDR configurado demasiado amplio seguirá el jitter periódico de baja frecuencia y aumentará artificialmente el ancho del ojo.
4. Elija una longitud de PRBS que sea representativa del tipo de jitter que desea someter a prueba. Los patrones cortos como PRBS7 (2 7 – 1 = 127 bits) exigen al máximo las transiciones rápidas de flanco. Los patrones largos como PRBS31 (2 31 – 1 bits) ponen al descubierto la deriva de la línea base en secuencias largas y la interferencia profunda entre símbolos.
5. Utilice el receptor de marginación de línea (LMR) integrado en el chip para sistemas desplegados en campo. El Signal Integrity Journal señala que los enlaces PCIe que funcionan a 16 GT/s o más en el estado L0 pueden admitir LMR integrado. El software puede barrer los márgenes de tiempo y tensión (si se admite) en sistemas en producción.

Qué especificar a su fabricante de PCB para asegurar el margen del diagrama de ojo

Para controlar las variaciones del proceso frente a lo simulado en un diagrama de ojo, autorice la tabla de apilamiento de capas prensado antes de liberar el diseño. Defina las hojas de especificación exactas del laminado, las tolerancias de impedancia controlada, los límites de stubs de vía con backdrilling, los cupones TDR según IPC-TM-650 2.5.5.7A, los límites de rugosidad del cobre HVLP y la pérdida de inserción según IPC-TM-650 2.5.5.12A.

Escribir “FR-4 o equivalente, 100 ohmios diferencial” en un plano de fabricación invita a sustituciones de material sin previo aviso que erosionan la altura del ojo en producción. La norma IPC-6012 Clase 2 o Clase 3 define los criterios de aceptación de las placas de circuito impreso. Las líneas de fabricación avanzadas también admiten un ancho de pista y espaciado finos de hasta 2 mil (0.002 in), tolerancias de impedancia controlada de ±5% y entrega de prototipos en 24 horas (Sierra Circuits). Los fabricantes de PCB verifican la impedancia de las pistas en cupones TDR dedicados del panel según el método 2.5.5.7A de IPC-TM-650 antes de enviar las placas de circuito impreso. Los cupones de borde de panel para impedancia controlada y pérdida de inserción (cupones TDR y SET2DIL) verifican la geometría de las pistas del lote y la consistencia del dieléctrico. El margen del ojo a nivel de sistema sigue dependiendo de las transiciones en conectores, los parásitos del encapsulado y los pesos de los taps del ecualizador del transceptor.

Cada panel de producción que fabricamos se somete a validación por sección transversal, AOI y pruebas de impedancia controlada por TDR e inspección de PCB.

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