Guía sobre capacitores de desacoplamiento: función del capacitor de bypass, cálculo de valores y reglas de diseño de PCB

En los circuitos digitales de precisión y los circuitos analógicos de alta velocidad, un capacitor de desacoplamiento estabiliza la línea de alimentación de la placa de circuito impreso. Su función principal es suministrar corriente transitoria local y desviar el ruido a tierra. Ubicar el componente cerca del pin activo del CI preserva la integridad de señal en las pistas adyacentes. La reserva local de carga del capacitor de desacoplamiento evita que caiga la tensión del riel en fuentes de alimentación reguladas cuando se coloca un capacitor rápido junto a una compuerta lógica.

El estudio de ingeniería de Analog Devices sobre el bypass de LDO muestra que un capacitor X5R 0402 de 1 μF y 10 V baja a 0.719 μF de capacitancia efectiva con una polarización de CC de 1.8 V. Por su parte, el análisis de jerarquía de PDN de NextPCB señala un pico de antiresonancia en paralelo de 15–20 MHz al combinar MLCC de 10 μF y 100 nF. La inductancia de montaje y las pérdidas del circuito determinan la frecuencia y altura exactas del pico. A continuación, examinamos el modelo RLC en serie, la reducción por el dieléctrico, el cálculo de impedancia objetivo y las reglas de ubicación de vías en PCB de 4 capas.

¿Qué función cumple un capacitor de desacoplamiento en los circuitos electrónicos y cómo evita la caída de voltaje?

Un capacitor de desacoplamiento es un componente pasivo de derivación colocado entre los pines de alimentación y tierra de un circuito integrado para suministrar corriente transitoria y suprimir la caída de voltaje. Aísla las cargas de conmutación rápida de la red de distribución de energía (PDN) aguas arriba y ofrece una ruta de baja impedancia para el ruido de conmutación de alta frecuencia.

¿Cómo funciona un capacitor de desacoplamiento?

Un capacitor de desacoplamiento descarga la energía electrostática almacenada durante los cambios de carga de nanosegundos y deriva la ondulación de CA a tierra mediante una ruta de baja resistencia serie equivalente. Cuando un CI cambia de estado, su consumo de corriente aumenta rápidamente (alta velocidad de variación: dI/dt). Como cada pista de cobre y cada vía tienen cierta inductancia, este cambio rápido induce una caída transitoria de voltaje conforme a la ley de Faraday.

Ecuación de caída transitoria de voltaje: ΔV = L ⋅ (dI / dt) |  Suministro de carga capacitiva: I(t) = C ⋅ (dV / dt)

Cuando un cambio de carga ocurre más rápido de lo que un regulador remoto y sus interconexiones pueden suministrar corriente adicional, la capacitancia local aporta la corriente que falta al inicio. Las reservas de gran capacidad se encargan del desacoplamiento de baja frecuencia durante transiciones de carga de milisegundos. Los capacitores cerámicos compactos cubren el rango de frecuencias de megahercios a gigahercios y estabilizan el voltaje de alimentación local. En la prueba de Analog Devices con el regulador ADP151, un cambio de 1 mA a 200 mA a 500 mA/μs provocó una caída de 80 mV con un capacitor de 1 μF. Al aumentar ese capacitor local de 1 μF a 10 μF, la caída transitoria de voltaje se redujo de 80 mV a 70 mV.

Ningún capacitor físico se comporta de forma ideal en todas las frecuencias. Como describe el European Passive Components Institute (EPCI / KYOCERA AVX), todo capacitor cerámico multicapa (MLCC) se comporta como una red RLC en serie. Esta red incluye capacitancia efectiva (C), resistencia serie equivalente (ESR) e inductancia serie equivalente (ESL):

Magnitud de impedancia RLC en serie: |Z(f)| = √[ ESR² + (2πf · ESL − 1 / (2πf · C))² ]

Nuestro modelo de impedancia de MLCC en 3 regiones representa este comportamiento en tres zonas de funcionamiento distintas a lo largo del rango de frecuencias:

Capacitor de desacoplamiento y capacitor de bypass: comparación de sus funciones, además de las de acoplamiento y reserva

En el diseño de circuitos modernos, los capacitores de bypass y desacoplamiento estabilizan las redes de distribución de energía, mientras que un capacitor de acoplamiento en serie permite el paso de CA y bloquea la polarización de CC. Un capacitor de bypass deriva directamente a tierra el ruido de alta frecuencia de la alimentación. Un capacitor de desacoplamiento amortigua la corriente transitoria local para que los picos de conmutación no afecten a otros subcircuitos conectados al mismo riel.

¿Los capacitores de bypass y de desacoplamiento son lo mismo?

Los capacitores de bypass y desacoplamiento suelen ser exactamente el mismo componente MLCC físico en la lista de materiales, pero sus funciones describen aspectos distintos de la integridad de alimentación. El bypass consiste en derivar el ruido de CA a tierra, mientras que el desacoplamiento consiste en aislar los pulsos de corriente transitoria entre etapas. Para coordinar estas funciones en seis décadas de frecuencia, el esquema de desacoplamiento de tres niveles de NextPCB divide la capacitancia de la placa en tres niveles. Los capacitores de reserva del nivel 1 se ubican cerca de la salida del regulador o de la entrada de la placa y abarcan de 10–1,000 μF, con una ESL de 10–30 nH, lo que sitúa sus resonancias RLC en serie por debajo de 5 MHz. El desacoplamiento de frecuencia media del nivel 2 utiliza componentes de 100 nF–10 μF en encapsulados 0402 o 0603 a lo largo de la ruta de distribución del subriel. Con una ESL de 0.5–1.5 nH, el modelo RLC en serie sitúa sus frecuencias de autorresonancia por debajo de 30 MHz. El desacoplamiento de alta frecuencia del nivel 3 puede usar capacitores de 1–100 nF en encapsulados 0201 montados directamente en los pines del CI. Los componentes de bajo nF alcanzan 150–500 MHz, mientras que un capacitor de 100 nF con una ESL de 0.1–0.5 nH resuena por debajo de 150 MHz.

Al leer los símbolos esquemáticos de capacitores polarizados y no polarizados, los capacitores cerámicos de desacoplamiento no polarizados se representan con dos líneas rectas paralelas. Los capacitores electrolíticos y de tantalio polarizados tienen una placa de ánodo recta y una placa de cátodo curva, y muestran un signo más (+) cerca de la entrada de alimentación.

Por qué 0.1 μF (100 nF) se convirtió en la regla práctica predeterminada y cuándo la impedancia objetivo requiere redes de varios valores

El capacitor cerámico de 0.1 μF (100 nF) se convirtió en una regla práctica tradicional porque amortiguaba los transitorios de conmutación en las familias lógicas antiguas. Los conmutadores de los procesadores actuales con varios rieles siguen amortiguando los transitorios de conmutación, y sus flancos pueden ser mucho más rápidos que un nanosegundo. En los procesadores modernos con varios rieles y flancos subnanosegundo, los ingenieros sustituyen el uso habitual de un solo valor por redes de varios valores en encapsulados 0402 y 0201. Estas redes deben cumplir simultáneamente las restricciones de antiresonancia, reducción por polarización de CC, inductancia de montaje y ancho de banda de impedancia objetivo.

El análisis de AVX publicado por EDN cuestiona la regla de usar un único capacitor de 0.1 μF en los CI modernos con varios rieles. Por encima de la autorresonancia f_SRF = 1 / (2π√(ESL · C)), el capacitor se vuelve inductivo, pero aún puede proporcionar un desacoplamiento útil mientras la impedancia instalada de distribución de energía se mantenga por debajo del objetivo. El ancho de banda de los armónicos depende de la velocidad de los flancos lógicos, no de la frecuencia de reloj. Como señalan los especialistas en el foro EEVblog, incluso un reloj de 10 MHz en un CI lógico 74AC genera flancos subnanosegundo con armónicos por encima de 1 GHz.

Muy por encima de la autorresonancia, los diseñadores pueden reducir la reactancia inductiva disminuyendo la inductancia del encapsulado y de montaje mediante valores más pequeños en encapsulados compactos 0201, geometrías de baja inductancia o lazos de corriente más cortos. Reducir únicamente la capacitancia no disminuye la reactancia inductiva. La antiresonancia también puede deberse a la conexión en paralelo de capacitores de distintos valores. Según los datos de AVX publicados por EDN y KYOCERA AVX (EPCI), un MLCC estándar 0603 presenta una ESL interna de 450 pH. Los capacitores de chip de baja inductancia (LICC) de geometría inversa reducen la ESL en más de 60% a 75%. Un capacitor interdigitado (IDC) de 8 terminales en encapsulado 0306 presenta una ESL de 35 pH, casi 70% menor que la de un LICC 0306.

Cómo elegir el capacitor de desacoplamiento adecuado: cerámicos (C0G, X7R) frente a electrolíticos y de tantalio

Utilice capacitores cerámicos multicapa (MLCC) para el desacoplamiento local de alta frecuencia y capacitores electrolíticos o de tantalio de polímero para almacenar energía de reserva; seleccione la clase dieléctrica según la polarización de voltaje, la temperatura y los límites acústicos. Cada tipo de capacitor equilibra la estabilidad del dieléctrico, la resistencia serie equivalente y la eficiencia volumétrica en las aplicaciones de desacoplamiento. En la edición 4.0 de IEC 60384-21:2024, los MLCC SMC de clase 1 (como C0G/NP0 y U2J) ofrecen una capacitancia lineal sin pérdida por polarización de CC. Los dieléctricos ferroeléctricos de clase 2 (X7R y X5R) pueden lograr mayor capacitancia en encapsulados más pequeños. Sin embargo, para calcular con precisión la reducción en el circuito se necesitan las curvas de polarización de CC del fabricante.

Como muestra Analog Devices, la capacitancia efectiva real (C_EFF) de un MLCC de clase 2 en el circuito debe evaluarse considerando la tolerancia, la temperatura y la polarización de CC:

Ecuación de capacitancia efectiva: C_EFF = C_BIAS × (1 − TVAR) × (1 − TOL)

Considere el ejemplo de referencia de Analog Devices. Un capacitor X5R 0402 nominal de 1 μF y 10 V que funciona con una polarización de CC de 1.8 V baja a 0.94 μF. Al considerar una variación de temperatura de ±15% (−40 °C a +85 °C en ese ejemplo de aplicación) y una tolerancia de ±10%, la capacitancia efectiva C_EFF se reduce a 0.719 μF. En encapsulados más pequeños, la reducción es aún más pronunciada. NextPCB señala que un MLCC X5R de 100 μF y 6.3 V puede perder de 50% a 70% de su capacitancia con una polarización de CC de 3.3 V y ofrecer solo 30–50 μF. Analog Devices también señala que los MLCC de clase II presentan microfonía piezoeléctrica en los rieles de PLL o VCO sensibles a las vibraciones. En cambio, los capacitores de tantalio de polímero no producen ruido microfónico y están especificados para hasta 3 ciclos de soldadura por refusión según las pautas de Analog Devices.

Cómo calcular el valor exacto de un capacitor de desacoplamiento: ejemplo práctico de impedancia objetivo de PDN

Calcule la capacitancia efectiva de desacoplamiento requerida con Ceff = (ΔI × Δt) / ΔV; luego determine el límite de impedancia objetivo (Ztarget) dividiendo la ondulación de voltaje máxima permitida entre el pico de corriente transitoria. La PDN combinada debe cumplir la impedancia objetivo en el rango de frecuencias especificado y en el puerto de observación elegido; el desacoplamiento de la placa, el encapsulado y el propio chip debe cubrir sus respectivos rangos efectivos.

¿Cómo se calcula el valor de un capacitor de desacoplamiento?

El valor de un capacitor de desacoplamiento se calcula dividiendo (ΔI · Δt) entre la ondulación de voltaje máxima permitida y aplicando factores de reducción por polarización de CC, temperatura y tolerancia. Tal como se formaliza en la patente US10621387B2 de la USPTO y en la investigación multipuerto de PDN de Missouri S&T para IEEE EMCSIPI 2025, el límite de la caída dinámica de tensión de alimentación se describe mediante dos ecuaciones fundamentales:

Impedancia objetivo de PDN: Z_target = (ΔV_max) / (ΔI_transient) = (V_DD × Ripple%) / ΔI_transient  |  Capacitancia efectiva mínima: C_min,eff = (ΔI_transient · Δt) / ΔV_max

La impedancia objetivo a nivel de placa se evalúa en la bola BGA del PCB o en el pin del IC, desde la frecuencia de transferencia del regulador hasta cubrir el espectro activo de conmutación digital. La caída de tensión a nivel de silicio incluye la respuesta combinada de la red de la placa, la impedancia del encapsulado y la capacitancia en el chip; a altas frecuencias, la inductancia del encapsulado limita la corriente transitoria que los capacitores del PCB pueden suministrar al chip. Siga este ejemplo resuelto de 4 pasos para un riel de núcleo de FPGA/MCU de 1.2 V que experimenta un escalón de corriente transitoria de 2.0 A:

1. Paso 1: Defina la ondulación de voltaje máxima permitida (ΔV_max): para una alimentación de núcleo de 1.2 V con un margen de ondulación de ±3%, ΔV_max = 1.2 V × 0.03 = 0.036 V (36 mV).
2. Paso 2: Determine el límite superior de la impedancia objetivo (Ztarget): divida el límite de ondulación de 36 mV entre el escalón de corriente transitoria de 2.0 A. El resultado es Ztarget = 0.036 V / 2.0 A = 0.018 Ω (18 mΩ).
3. Paso 3: Estime la capacitancia efectiva en la frecuencia de transferencia del VRM: suponiendo una frecuencia de 300 kHz, un capacitor ideal necesitaría aproximadamente 29.5 µF para alcanzar una reactancia de 18 mΩ. Esta estimación se realiza en el dominio de la frecuencia y no contempla ESR, ESL ni la respuesta transitoria del regulador. Un cálculo en el dominio del tiempo toma en cuenta el déficit de corriente real durante el intervalo de respuesta del regulador.
4. Paso 4: Aplique la reducción de capacitancia de Clase II y modele la red montada: el ejemplo de Analog Devices de un capacitor X5R 0402 de 1 μF, 10 V da como resultado 0.719 μF al combinar los efectos de la polarización de CC, la variación de temperatura y la tolerancia. Divida el objetivo de capacitancia efectiva de 29.5 μF entre el factor de retención verificado del capacitor seleccionado de 1.2 V para determinar la capacitancia nominal en la lista de materiales (BOM). En los capacitores seleccionados, las capacitancias efectivas se suman en paralelo; su ESR, ESL, inductancia de montaje e interconexiones determinan en conjunto si la red cumple el objetivo de impedancia de 18 mΩ hasta 80 MHz.

Cuándo las redes de desacoplamiento en paralelo tienen el efecto contrario: picos de antirresonancia, límites de ESL y reducción por polarización de CC en capacitores de Clase II

Conectar en paralelo capacitores cerámicos de ESR ultrabaja con distintos valores puede causar un pico pronunciado de impedancia entre sus frecuencias de autorresonancia. Por encima de la frecuencia de autorresonancia del capacitor de mayor valor, esa rama se comporta de forma inductiva. Por debajo de la frecuencia de autorresonancia del capacitor de menor valor, la otra rama se comporta de forma capacitiva y forma un circuito tanque LC en paralelo entre las fuentes de alimentación.

En ramas RLC en serie ideales y de bajas pérdidas, un capacitor de 10 μF con una frecuencia de autorresonancia de 5 MHz en paralelo con uno de 100 nF que resuena a 50 MHz produce una antirresonancia entre esas dos frecuencias. El pico de 15–20 MHz reportado por NextPCB no se deduce únicamente de esos parámetros de los componentes; la inductancia adicional de montaje puede desplazar el pico hacia frecuencias más bajas, mientras que las pérdidas del circuito limitan su amplitud. Si un armónico del reloj de un IC coincide con ese pico, se amplifica la ondulación del riel en lugar de atenuarse.

En cuanto a ramas RLC en serie idénticas e independientes, KYOCERA AVX (EPCI) indica que la capacitancia total es n·C, la inductancia equivalente es ESL/n y la resistencia equivalente es ESR/n. La frecuencia de autorresonancia no cambia y no hay antirresonancia entre ramas. En el diseño del PCB, la inductancia compartida de las interconexiones permanece en la red, y las inductancias de rama o capacitancias efectivas desiguales pueden causar resonancias adicionales.

Reglas de diseño de PCB y colocación de vías: cómo minimizar la inductancia de montaje SMD en una placa de 4 capas

Incluso el capacitor 0201 o 0306 de menor inductancia falla si las trazas largas del PCB y los bucles grandes de vías estrangulan su ruta de corriente. Para lograr un desacoplamiento adecuado, coloque el capacitor junto al pin del IC y conecte vías directamente a los planos de alimentación y tierra, bien próximos entre sí.

La conversación de EEVblog menciona una inductancia de traza de aproximadamente 1 nH/mm; la inductancia del bucle de desacoplamiento también depende de la geometría y separación de las trazas, además de la colocación de las vías. Con base en esa estimación de 1 nH/mm, una traza estrecha de 3 mm agrega 3 nH, más de seis veces la ESL de 450 pH del cuerpo de un capacitor 0603. Una fórmula básica de libro de texto para la inductancia del barril de una vía individual, L_via ≈ 0.2 h [ln(4h/d) + 1], subestima la inductancia real de montaje del PCB. En la práctica, la inductancia total del bucle depende de la inductancia mutua del par de vías de alimentación y tierra, así como de la inductancia de dispersión de la cavidad entre planos.

Según especifica KYOCERA AVX (EPCI), la configuración óptima de las áreas de contacto coloca la vía directamente dentro del área de contacto del capacitor (vía en área de contacto), para eliminar la longitud de traza entre el área de contacto y la vía. Cuando las reglas de fabricación no permiten esta configuración, colocar las vías de alimentación y tierra juntas a lo largo del lado largo del capacitor permite que las corrientes verticales opuestas cancelen el flujo magnético. Resumimos estas geometrías en la escala de inductancia del bucle según la geometría de 4 vías a continuación. En placas multicapa, las conexiones poco profundas desde las áreas de contacto del capacitor hasta los planos de alimentación y tierra pertinentes acortan las rutas activas de corriente en las vías. Los pares de planos próximos entre sí en el apilamiento de capas de PCB de 4 capas con espesor controlado de prepreg entre L1 y L2 o en apilamientos de PCB de 8 a 12 capas con pares adyacentes de planos de alimentación y tierra reducen la inductancia de dispersión entre planos. Aumentar por sí solo el número de capas no acorta los barriles de las vías de agujero pasante.

¿A qué distancia del pin de alimentación y tierra del IC se debe colocar un capacitor de desacoplamiento?

Coloque los capacitores de desacoplamiento de alta frecuencia lo más cerca posible del pin de alimentación del IC, respetando las separaciones de las áreas de contacto, y mantenga el diámetro efectivo de desacoplamiento dentro de λ/40 a λ/50 de la longitud de onda del ruido de mayor frecuencia. Como indica KYOCERA AVX (EPCI), superar un diámetro efectivo de desacoplamiento de λ/40 a λ/50 alrededor del pin introduce un retardo de fase y una inductancia de bucle que reducen la supresión de pulsos rápidos. En encapsulados BGA de paso fino de 0.8 mm, las vías VIPPO rellenas de resina permiten las rutas de corriente vertical más cortas al montar capacitores 0201 o 0306 en la cara posterior del PCB.

Desacoplamiento en el diseño de circuitos: microcontroladores, amplificadores operacionales analógicos, reguladores conmutados y pines de alimentación BGA

Las distintas familias de circuitos integrados requieren redes de desacoplamiento específicas porque las compuertas digitales CMOS generan picos de corriente pronunciados, mientras que los amplificadores operacionales analógicos y los ADC sufren distorsión en el retorno a tierra. Un diseño que permite funcionar a un microcontrolador digital aún puede inyectar espurias armónicas en un amplificador operacional de precisión si las corrientes de retorno comparten una traza cerca de la entrada del amplificador.

En la prueba de All About Circuits con un amplificador operacional AD9631 que controla una carga de 100 Ω, las corrientes de retorno de alta frecuencia de la alimentación que circulaban por el capacitor de desacoplamiento se acoplaron magnéticamente al pin de entrada sensible. Este acoplamiento degradó la distorsión del segundo armónico hasta que la ruta de retorno a tierra del capacitor se alejó de la etapa de entrada, a menudo junto con el aislamiento mediante un filtro PI con perla de ferrita en rieles analógicos sensibles. De manera similar, el artículo de Missouri S&T para IEEE EMCSIPI 2025 demuestra que los encapsulados BGA con varios pines deben modelarse como una matriz de impedancia multipuerto (matriz Z). En el ensamblaje de PCB con BGA de paso fino, agregar un capacitor de desacoplamiento a un puerto modifica las impedancias de transferencia entre los pines de alimentación BGA vecinos.

Tendencias de PDN de alta velocidad para 2025–2026: MLCC de geometría inversa (LICC) y de 3 terminales, capacitancia integrada y AEC-Q200

El aumento de las corrientes de los aceleradores de IA y las fuentes de alimentación automotrices de 48 V está impulsando la adopción de MLCC de geometría inversa, capacitores pasantes de 3 terminales, terminaciones blandas AEC-Q200 y codiseño con parámetros S. Según el informe del sector de Maximize Market Research, el mercado mundial de capacitores cerámicos alcanzó los USD 27.04 Billion en 2025. Se proyecta que crezca a una tasa compuesta anual del 5.9% entre 2026 y 2034, hasta llegar a USD 45.3 Billion en 2034.

Tres innovaciones de hardware impulsan esta expansión. Primero, para el desacoplamiento digital de alta velocidad, KYOCERA AVX (EPCI) destaca los capacitores de chip de baja inductancia (LICC) de geometría inversa, que reducen la ESL en 60% o más. En ellos, las inductancias de entrada y salida se cancelan entre sí. Segundo, en sistemas automotrices de 48 V y ADAS, Maximize Market Research cita el GCJ21BD72A225KE02 de Murata (2.2 μF, 100 Vdc, MLCC 0805 con terminación blanda que reduce el área en 51%). También menciona el MLCC AEC-Q200 3225 de 220 μF de Taiyo Yuden y el MLCC X7R 3225 de 10 μF, 100 V de la serie CGA de TDK, que reduce a la mitad el número de componentes en rieles de 48 V. Tercero, cuando la inductancia del encapsulado BGA limita la contribución de los MLCC a nivel de placa, el desacoplamiento en el encapsulado y en el chip cobra mayor importancia. La patente US10621387B2 de la USPTO describe una cosimulación iterativa en el dominio del tiempo y con parámetros S de la capacitancia en el chip (C_DIE), la inductancia del encapsulado y los planos del PCB para desplazar la resonancia entre el encapsulado y el chip fuera de la banda de operación activa.

Precios de capacitores de desacoplamiento SMD, principales fabricantes y lista de verificación DFM para ensamblaje de PCB llave en mano

Para los cuatro componentes de distribuidores que se indican, comprar en cinta y carrete completos reduce el costo unitario de $0.10–$0.14 en cinta cortada a $0.00545–$0.02450, mientras que las áreas de contacto equilibradas reducen los defectos de ensamblaje. Entre los principales fabricantes mundiales de MLCC se encuentran Murata, Samsung Electro-Mechanics, TDK, KYOCERA AVX, KEMET (Yageo) y Taiyo Yuden.

Los datos publicados por distribuidores en el catálogo de capacitores cerámicos de DigiKey muestran la diferencia de precio por volumen entre capacitores de desacoplamiento comerciales y automotrices de 0.1 μF, 50 V, X7R, ±10%:

Antes de entregar los archivos Gerber y BOM, LHD Technology (PCBark) realiza una revisión DFM de preproducción para verificar la simetría de las áreas de contacto 0201/0402 y el alivio térmico. Nuestro equipo también gestiona el abastecimiento de componentes para el ensamblaje de PCB llave en mano y el control del dieléctrico AVL. Use la lista de verificación de 5 puntos a continuación para reducir el riesgo de circuitos abiertos por efecto tombstone y grietas por flexión durante el ensamblaje SMT.

Preguntas frecuentes sobre capacitores de desacoplamiento