Diseño de PCB de 32-42 capas: apilamiento, vías e integridad de señal

Una PCB de 32-42 capas es una placa de circuito impreso multicapa con un número ultr elevado de capas, diseñada para aplicaciones en las que 16-24 capas no bastan para enrutar la densidad de señales requerida: backplanes para servidores de HPC e IA, tarjetas de línea de telecomunicaciones de 400G-800G y sistemas aeroespaciales y de defensa. Trabajar en este nivel exige laminación secuencial, una estrategia de vías ciegas y enterradas, e impedancia controlada con tolerancias estrictas. No es automáticamente mejor que una placa con menos capas si el diseño no las necesita.

Esta guía está dirigida a ingenieros de diseño, no a responsables de compras. Si su objetivo es encontrar un fabricante de PCB y saber cómo confirmar sus equipos, certificaciones y precios, esa es una tarea distinta del diseño del apilamiento de capas de una PCB. Esta guía se centra en la planificación del apilamiento, el diseño de vías y las decisiones de integridad de señal que se toman antes de enviar cualquier archivo Gerber a fabricación.

¿Qué es una PCB de 32-42 capas y dónde se utiliza realmente?

Una PCB con 32-42 capas individuales de cobre unidas y separadas entre sí por material dieléctrico se conoce como PCB de 32-42 capas. Es el nivel más alto de las PCB multicapa, muy por encima de las 4-16 capas usadas en electrónica de consumo y de las 16-24 capas habituales en tarjetas de línea para redes y controles industriales.

Las aplicaciones reales se dividen en cuatro categorías principales: tarjetas backplane para servidores de computación de alto rendimiento (HPC) y aceleradores de inteligencia artificial (IA), que requieren una densidad de enrutamiento muy alta para varias interfaces de memoria HBM y enlaces entre chips; tarjetas de línea para conmutadores y enrutadores de telecomunicaciones de 400G/800G, compatibles con varios canales SerDes PAM4 de 112 Gbps; sistemas aeroespaciales y de defensa —como los que cubre la Guía de diseño de PCB de alta velocidad de la NASA—, incluidos los de procesamiento de señales de radar y las computadoras de aviónica; y equipos avanzados de diagnóstico por imágenes médicas, como los subsistemas de adquisición de datos para CT y MRI. Estas cuatro aplicaciones no comparten una necesidad general de más capas, sino una combinación específica de factores: encapsulados BGA con un número muy alto de pines (normalmente 1,500+), varias interfaces diferenciales de alta velocidad, cada una con su propio plano de referencia, y un sistema de suministro de energía con más rieles de voltaje independientes de los que un apilamiento con menos capas puede acomodar ordenadamente.

Esta disciplina de apilamiento de capas se aplica tanto a un backplane de HPC/IA como a infraestructura de telecomunicaciones o sistemas aeroespaciales. Lo que cambia entre ellos son los requisitos de calificación, no los principios físicos de alineación entre capas ni de unión de láminas de cobre y capas dieléctricas mediante calor y presión. Antes de comprometerse con un diseño completo de 32-42 capas, la mayoría de los equipos de ingeniería solicita prototipos de PCB con menos capas, tanto para validar el esquema como para confirmar que las capacidades declaradas por un posible fabricante de PCB en materia de distribución de energía y control de procesos coincidan con lo que indica su ficha técnica. Es fácil afirmar que se cuenta con capacidad de fabricación de precisión; verificarlo es más difícil sin tener una placa física en las manos.

¿Realmente necesita 32-42 capas? El umbral de necesidad en 3 preguntas

El umbral de necesidad de capas en 3 preguntas sirve como filtro: ¿el número de pines BGA, el número de interfaces diferenciales o la cantidad de rieles de alimentación independientes supera por sí solo lo que permite un apilamiento de 16-24 capas con un plano de referencia adecuado para cada capa de señal? Si la respuesta a las tres preguntas es «no», una placa con menos capas y ajustada a las necesidades superará a una PCB de 32-42 capas con especificaciones excesivas en costo, plazo y —quizás contra lo que cabría esperar— confiabilidad, ya que cada nuevo proceso de laminación supone un riesgo de desviación en la alineación entre capas.

Dos fabricantes de PCB independientes confirmaron este riesgo fundamental sin consultarse entre sí. Uno comentó: «Cuando el número de capas supera 30, el rendimiento de fabricación puede caer drásticamente y aumentar el costo total». Son palabras textuales de un empresario que se dedica a fabricar placas, no un argumento publicitario de un proveedor. Por otra parte, un estudio sobre la precisión de alineación entre capas de Missouri University of Science and Technology señala: «Una alineación deficiente entre capas en construcciones con muchas capas… puede provocar cortocircuitos en capas internas, reducción del anillo anular, desprendimiento de vías, desviaciones de impedancia y pérdidas en el rendimiento de fabricación». Es la misma serie de fallas, explicada de otra manera: basta con desviarse unas decenas de micras del objetivo.

Esto no significa que deba evitar este nivel cuando realmente lo necesita; solo significa que conviene responder las tres preguntas antes de comprometerse por completo. Un ingeniero en ejercicio compartió un ejemplo real de cómo se ve esto en la práctica: su placa empezó con 2 capas y llegó a 14 durante los varios años de vida del producto. En ese período, también registró cómo la velocidad aumentó de 6MHz a 133MHz y el ancho de pista bajó de 12 mil a 4 mil. Fueron aumentando las capas necesarias con el tiempo, en vez de empezar con demasiadas desde el primer día. Las curvas de costos siguen una trayectoria exponencial similar: los datos de fabricación disponibles públicamente indicarían que una PCB de 32 capas puede costar entre 12x y 18x más que una placa básica de 2 capas (orden de magnitud aproximado, no una cotización real; debe solicitar una cotización para su apilamiento específico). Además, el costo aumenta aún más al superar aproximadamente las 30 capas, debido al precio de los materiales de bajas pérdidas, el número de laminaciones y otros factores.

Diseño del apilamiento: asignación de pares de planos y simetría

Una vez que el umbral de necesidad confirma que hacen falta tantas capas, la planificación del apilamiento empieza con la asignación de pares de planos, no con el número total de capas. Se aplica el mismo principio de adyacencia entre planos que se presenta en la Guía de diseño de PCB de alta velocidad de la NASA. Cada capa de señal debe tener un plano de referencia adyacente: si hay más de una capa de por medio entre la capa de señal y el plano, la integridad de señal se verá comprometida y probablemente no se superen las pruebas de EMC, sin importar el número total de capas de la PCB. En general, la planificación consiste en designar primero pares de planos de alimentación y tierra junto a las capas de señales de mayor velocidad; después, distribuir las capas de señal entre esos pares para que cada una quede como máximo a una capa del plano de referencia; por último, colocar las señales de menor velocidad y cualquier alimentación secundaria en las capas restantes.

El indicador del margen de alineación debe servir para definir las tolerancias. Un documento oficial de capacidades de proceso de un fabricante de PCB especifica una alineación entre capas de hasta ±35µm. Compare este valor al pedir «tolerancias estrictas». El valor documentado de ±35µm es considerablemente más estricto que la «regla práctica» de 5-mil (0.127mm) que muchos aplicarían a PCB de 50 capas o más. Sin embargo, esa última cifra también es una regla práctica de la industria, no un parámetro de referencia normalizado de forma independiente. Tome ±35µm como el valor que debe verificar con cada fabricante, no como una proporción de comparación. Cada ciclo de laminación secuencial consume parte del margen de tolerancia, por lo que una distribución equilibrada del cobre también es importante, además del número de capas. Una distribución desigual del cobre provoca expansión diferencial y, como consecuencia, deformación por calor y presión; la PCB puede deformarse físicamente y el problema quizá no aparezca hasta después del ensamble.

Si el apilamiento se diseña mal desde esta etapa inicial, como advierte una guía de un proveedor de EDA para ingenieros de diseño, es «uno de los errores más comunes que provocan fallas y rechazos de fabricación». Revisarlo en el software cuesta mucho menos que hacerlo después de fabricar la primera placa.

Vías HDI: el espectro de estrategias de vías

Las estructuras con vías ciegas, enterradas y en el área de contacto existen para resolver un único problema: en las placas que solo usan orificios pasantes, se desperdician recursos de enrutamiento en capas que no se necesitan, mientras las vías de orificio pasante recorren toda la placa. En los foros, los ingenieros que diseñan placas coinciden en que las vías ciegas y enterradas solo se necesitan cuando la densidad de componentes y el espacio disponible lo exigen, y no como opción estándar. En el espectro de estrategias de vías, de abajo hacia arriba, la opción más económica es la vía de orificio pasante, que causa la mayor pérdida de espacio de enrutamiento; la vía ciega conecta una capa exterior con una o más capas internas; la vía enterrada conecta únicamente capas internas; y una vía en el área de contacto con relleno de cobre facilita el enrutamiento en áreas de contacto BGA muy próximas entre sí. Un ejemplo documentado de cómo resolver ese mismo compromiso de diseño es el enfoque de reducción del área de contacto descrito en US9711441B2, una patente concedida para reducir el área de contacto PTH y permitir el enrutamiento del núcleo.

¿Qué son las vías ciegas y enterradas en una PCB?

Las vías ciegas llegan a una capa exterior y a una o más capas internas sin atravesar toda la placa. Las vías enterradas conectan dos o más capas internas sin llegar a ninguna capa exterior. Ambas permiten recuperar rutas de cableado que, de otro modo, no estarían disponibles en todas las capas que atraviesan. Esto ocurre, por ejemplo, al usar una vía de orificio pasante en un BGA con muchos pines y poco espacio para el enrutamiento de salida.

Antes de especificar cualquier tipo de vía, primero calcule la relación de aspecto: la profundidad de perforación dividida entre el diámetro final del orificio. Si se usan los mínimos habituales documentados para la «capacidad de 32-42 capas» (un orificio mecánico de 0.10mm y una vía láser de 0.050mm), una sección de apilamiento de 3mm de espesor perforada mecánicamente con una broca de 0.10mm da una relación de aspecto de 3.0mm/0.10mm = 30:1. Esto ya pone a prueba los límites de la metalización confiable de orificios mecánicos. Si se usa una microvía láser de 0.050mm, una sección similar de 3mm no podría admitir la misma profundidad de perforación sin una relación de aspecto extremadamente limitada, porque la microvía no atraviesa todo el apilamiento. Precisamente por eso se construye con un conjunto de vías ciegas y enterradas en vez de un único orificio pasante largo. Calcule esta cifra con el espesor del apilamiento y el tamaño mínimo del orificio antes de decidir su estrategia.

No todas las vías ofrecen la misma confiabilidad, un matiz que suele pasarse por alto en conversaciones centradas únicamente en el enrutamiento. Un estudio basado en pruebas de microvías apiladas reveló que el apilamiento de 2 niveles fue aproximadamente 20 veces más confiable que el de 4 niveles, medido por los ciclos térmicos hasta la falla y según las muestras utilizadas. Esto no elimina la necesidad de un apilamiento más alto en algunos diseños, pero deja claro que «el número de niveles de microvías apiladas» es una variable de confiabilidad independiente y no una característica inherente a la distinción entre «vías ciegas, enterradas y en el área de contacto». Por eso conviene pedir al fabricante datos de pruebas de vías apiladas.

Hay otro aspecto además del enrutamiento: un estudio de 2023 sobre señales PAM4 de 112 Gbps confirmó que las vías PTH de orificio pasante también son viables a esa velocidad, siempre que la geometría y la metalización de las vías del fabricante se validen de forma independiente. Sin embargo, al reproducir el mismo diseño en las líneas de otro fabricante, el estudio observó una reducción del ancho de banda de las vías. La conclusión no es «las PTH son buenas, ¿por qué sigue leyendo? Quédese con ellas». El tipo de vía que elija para la ficha técnica es solo la mitad de la ecuación: hay que comprobar el desempeño del fabricante, no darlo por sentado.

Integridad de señal e impedancia controlada a 25+ Gbps

Impedancia controlada. Toda señal que viaja por una pista se propaga por una línea de transmisión, no por un simple cable. Cualquier discontinuidad a lo largo de la línea (por ejemplo, una vía, un cambio de capa o un conector) hará que parte de la señal se refleje hacia la fuente. A bajas frecuencias, esos reflejos se disipan antes de causar problemas. Pero a velocidades superiores a unos 25 Gbps, el intervalo entre bits es tan breve que la señal reflejada llega al receptor mientras todavía se muestrea el siguiente bit, lo que cierra el diagrama de ojo. Este es el motivo fundamental de dos reglas de diseño que siempre se aplican a un apilamiento de 32-42 capas: tolerancia de impedancia controlada y perforación posterior.

Una hoja documentada de capacidades de proceso para una PCB de 32-42 capas especificará una tolerancia de impedancia controlada de 5% en el nivel Máximo (más estricta que el 10% habitual en placas de 4-12 capas). Un par diferencial bien ajustado debe tener la misma impedancia en ambos conductores para evitar la conversión de modo: un mecanismo por el que la energía sale del modo diferencial y se convierte en una señal de modo común que irradia EMI. La perforación posterior elimina la parte innecesaria de una vía de orificio pasante una vez conectadas las capas internas requeridas. A frecuencias superiores a 25 Gbps, la parte de vía que queda sin usar más allá del punto de conexión actúa como una antena de derivación que resuena a una frecuencia de interés. Por eso, a más de aproximadamente 25 Gbps, la perforación posterior deja de ser opcional. Para tenerla en cuenta correctamente en la simulación, hay que medir con precisión la permitividad compleja del material en todo el espectro de señales. Incluso la Nota técnica de NIST sobre la medición dieléctrica señala que esta medición es necesaria para un análisis preciso. «Una medición precisa de la permitividad compleja… puede influir considerablemente en el análisis de la idoneidad de las pistas de placas de circuito impreso para transmitir señales con distorsión y diafonía insignificantes».

¿Qué es la regla 3-W en el diseño de PCB?

La regla 3-W establece que, para mantener la EMI en niveles aceptables en un apilamiento multicapa de alta densidad, la separación entre pistas (S) debe ser al menos tres veces el ancho de pista (W), medida de borde a borde. Si las pistas están demasiado juntas, aumenta el acoplamiento entre ellas; si están demasiado separadas, se desperdicia el limitado espacio de la placa.

En un apilamiento de 32-42 capas, el espacio de la placa suele estar muy restringido por los BGA de alta densidad (arreglos de rejilla de bolas). Por eso, se suele flexibilizar la regla 3-W para aumentar la densidad de enrutamiento, lo que hace aún más importante asignar las capas teniendo en cuenta los pares diferenciales y mantener los pares de alta velocidad separados en unas pocas capas dedicadas.

¿Qué es la regla 20-H para el blindaje de planos de alimentación?

La regla 20-H aborda otra vía de EMI: el campo electromagnético que se desborda desde un plano de alimentación y uno de tierra. Retranquear el plano de alimentación respecto del plano de tierra una distancia equivalente a 20 veces la separación dieléctrica entre ambos planos (H) limita ese desbordamiento del campo.

En una PCB de 32-42 capas, con hasta seis u ocho planos de tierra y muchos voltajes de alimentación distintos, esta regla puede restringir considerablemente el tamaño de la placa y la forma de los planos; no es simplemente una pequeña nota al pie en la documentación de diseño.

Selección de materiales: laminados de bajas pérdidas para apilamientos con un número ultr elevado de capas

En esta categoría, el éxito de las PCB rígidas depende tanto de la selección del prepreg como de la del laminado del núcleo: el sistema de resina que une cada par de pistas de cobre con la capa adyacente debe soportar de cuatro a seis ciclos de laminación sin degradarse. Es un requisito muy distinto al de un prototipo de 4 capas de entrega rápida.

En esta categoría, la selección de materiales implica equilibrar Dk/Df y costo; no existe una opción «mejor» para todos los casos. El FR-4 estándar y el FR-4 de alto Tg todavía pueden usarse en planos de alimentación y capas de señal de baja velocidad en diseños de 32-42 capas; solo las capas que transportan señales de 25+ Gbps necesitan materiales de baja pérdida, como Rogers, Isola y la familia Megtron de Panasonic. En particular, lo que importa es un Df bajo a altas frecuencias. En diseños de 32-42 capas, suele utilizarse un apilamiento híbrido que reserva los materiales de baja pérdida para las capas de señal de alta velocidad y emplea FR-4 en las demás, para controlar los costos.

La selección de materiales también es otro factor de la impedancia, tema que se abordó en la sección anterior: los dieléctricos y sus espesores intervienen en el cálculo de impedancia, y no al revés. Al enviar un objetivo de impedancia junto con las especificaciones del apilamiento de capas y los materiales, asegúrese de resolverlos en conjunto, no por separado. La investigación y el desarrollo continuos de materiales reflejan la misma tendencia: en 2024 se presentó una solicitud de patente para un dieléctrico inorgánico delgado no tejido, cuya idoneidad se reivindica para «aplicaciones con un alto número de capas, así como para placas de circuito impreso HDI». Esto confirma que el desarrollo de materiales dieléctricos de baja pérdida sigue el ritmo de las demás tendencias de esta categoría.

Qué implica la laminación secuencial para sus decisiones de diseño

Una placa de 32-42 capas no se fabrica en una sola prensada: se construye mediante varios subensambles de capas internas, cada uno unido a un núcleo de sustrato y prensado luego durante 4 a 6 ciclos de laminación. Durante estos ciclos se perforan, metalizan y rellenan con cobre las vías entre capas.

Esto afecta el diseño porque cada ciclo de prensado somete todas las capas anteriores a una nueva aplicación de presión y temperatura, lo que genera otra posibilidad de pérdida de alineación entre capas, como se mencionó anteriormente.

Durante la laminación secuencial, las capas internas deben colocarse una a una entre los núcleos con prepreg y luego prensarse bajo calor y presión. En algunas placas, este proceso puede repetirse docenas de veces. Si una inspección falla durante un ciclo de laminación inicial, el problema debe resolverse de inmediato, porque aún queda otro ciclo y, para entonces, suele ser demasiado tarde para acceder a la capa defectuosa. Un flujo excesivo de resina puede dejar una zona sin suficiente resina en el dieléctrico o, por el contrario, eliminarlo por completo y crear vacíos en la pista. Un flujo insuficiente también genera espacios. Además, la presión desigual en el panel queda incorporada en las capas laminadas. Nada de esto justifica evitar la laminación secuencial cuando el diseño de una placa realmente requiere tantas capas, pero sí explica por qué la idea de que «el número de capas es una variable gratuita» no debería guiar al ingeniero de diseño. Cada capa que se agrega implica un ciclo de laminación que consume recursos, tiempo y presupuesto; no es simplemente un incremento pasivo de la capacidad de enrutamiento de señales.

Errores comunes de diseño: anatomía de los modos de falla en diseños con muchas capas

Hay cuatro categorías generales que conforman la anatomía de las fallas en diseños con muchas capas: causas comunes por las que los diseños de 32-42 capas fallan la primera vez que se fabrican. Cada una tiene una causa fundamental distinta y una solución específica.

Preparación de los archivos de diseño: qué debe incluir la documentación antes de enviarla

Evaluar los equipos y las certificaciones de su fabricante de PCB es distinto de asegurarse de que sus propios archivos de diseño estén listos para entregárselos. La mayoría de las guías sobre PCB con muchas capas se centra principalmente en lo primero. Para que un diseño de PCB de 32-42 capas tenga posibilidades reales de éxito, sus archivos deben contener información suficiente para que un ingeniero de procesos del fabricante evalúe su viabilidad sin necesidad de intercambiar correos para aclarar dudas. Ese es el mismo estándar de integridad que exige la Guía de diseño de PCB de alta velocidad de NASA para los archivos de diseño.

Cada diseño de apilamiento de capas de PCB plantea sus propios desafíos de fabricación cuando el número de capas llega a este nivel, y los tipos de archivo importan tanto como el contenido: si el paquete de archivos de diseño es ambiguo respecto a las transiciones de vías entre capas o da por hecho que el fabricante inferirá cómo se laminan y metalizan las capas de cobre, provocará precisamente el intercambio de correos aclaratorios que esta sección busca evitar. Las técnicas avanzadas de fabricación para una placa multicapa de esta categoría —laminación secuencial, perforación de profundidad controlada e inspección de cada núcleo— solo dan resultado cuando el archivo de diseño especifica claramente qué debe fabricar el fabricante. Los equipos que gestionan varios proyectos de PCB con este número de capas aprenden a estandarizar una sola vez sus notas sobre el proceso de fabricación de PCB, en lugar de volver a elaborarlas para cada diseño. De lo contrario, deben afrontar los mismos desafíos de fabricación en cada nueva producción de PCB multicapa.

Un diagrama claro del apilamiento de capas que muestre cómo se conectan las capas de la PCB, incluido el lugar exacto donde se realizan las conexiones eléctricas entre ellas, permite que el equipo de control de procesos del fabricante comprenda cómo se comportará la PCB bajo el calor de la laminación. Así no tiene que deducirlo a partir de diseños complejos. Esa es la diferencia entre un proceso de fabricación de PCB multicapa sin contratiempos y un lote descartado a mitad del proceso de fabricación y ensamble de PCB. Esta misma entrega de archivos también determina si el ensamble de componentes se desarrolla sin problemas: una vez terminada la fabricación, una placa de 32-42 capas destinada al montaje SMT y al reflujo aún debe superar el ensamble de PCB y la inspección óptica automatizada (AOI) antes de estar lista para el envío. Un fabricante que pueda realizar internamente tanto la fabricación de PCB multicapa como el ensamble de PCB evita transferir una placa densa, con muchas capas internas, entre dos proveedores distintos a mitad del proceso.

Esta solicitud responde de forma directa y práctica a la falta de verificación del fabricante mencionada anteriormente: si el diseño pide pruebas reales mediante cupones desde el principio, la carga de la prueba queda resuelta antes de que comience la fabricación, en vez de después de que una placa defectuosa regrese del ensamble con un prototipo que nunca debió haberse pedido.

Panorama de la industria: qué impulsa la demanda de un mayor número de capas

El aumento de la demanda de diseños con 32-42 capas no responde a una tendencia general de la industria, como el «crecimiento», sino a la arquitectura de servidores de IA y HPC, cuya adopción está empezando a acelerarse. Para un equipo de diseño que considere que este problema puede esperar, el riesgo es tener que apresurarse al solicitar una cotización cuando descubra que los plazos de entrega de los materiales de baja pérdida no se reducen como los del FR-4. Las interfaces de memoria HBM de alto rendimiento, la conectividad densa entre chips y una potencia de cientos de vatios en la placa (500W+) son exactamente los mismos tres factores de la tabla sobre el umbral de necesidad de capas presentada anteriormente en este artículo, ahora presentes en una sola placa. Esta combinación aparece en racks de centros de datos a hiperescala y, cada vez más, en placas posteriores de aviónica aeroespacial y solicitudes de cotización de tarjetas de línea para telecomunicaciones con RF que recibe el propio equipo de ingeniería de PCBark. Informes de la industria señalan que la proporción de la demanda total de PCB correspondiente a la IA crecerá considerablemente entre 2025 y 2026, en línea con el tipo de solicitudes que recibimos para esta clase de diseños.

Para los ciclos de diseño de 2026-2027, el plan de acción práctico es el siguiente: si sus diseños de placas se orientan a SerDes de 400G/800G o a configuraciones de memoria con varias HBM, planifique desde el primer día la disponibilidad de materiales dieléctricos de baja pérdida o híbridos, o ambos; no espere hasta solicitar una cotización. Los equipos que esperan hasta esa etapa para plantear el tema de los materiales suelen encontrarse con el mismo problema: el fabricante indica un plazo de entrega de 12+ semanas para un laminado de baja pérdida que habría podido enviar en días si fuera FR-4, y el equipo de diseño termina asumiendo el retraso. Los plazos de entrega de los materiales de baja pérdida usados para 25Gbps+ no se reducen tan rápidamente como los del FR-4 y, con la aparición de patentes sobre materiales dieléctricos inorgánicos, esta categoría sigue evolucionando.

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